1月23日消息，據韓國媒體thelec報道，三星電子第七代高帶寬內存hbm4e 已完成基底芯粒（base die）的前段設計，並正式進入後段（back-end）實體設計階段，距離投片再向前邁進一步。
所謂後段設計，是指在完成晶元的rtl（寄存器傳輸層）邏輯設計後，進行實體電路配置與布線的關鍵階段。完成後，相關設計數據將交由晶圓代工廠進行投片準備，進入實際製造流程。而據此前的消息顯示，預計將會採用三星自家的2nm製程代工。
hbm 的基底芯粒位於整個模塊最底層，負責管理上層堆疊dram 的數據讀寫速度、錯誤修正與信號穩定性，被視為決定hbm 性能與可靠度的關鍵核心。隨著ai 與數據中心客戶需求提升，hbm 基底芯粒已不再只是單純控制元件，而是必須整合更多邏輯功能，以符合不同客戶的系統架構需求。因此，自hbm4e開始，三星、sk海力士都計劃導入基於邏輯製程的基底芯粒，以便為客戶提供符合他們特定需求的基於邏輯基底芯粒的hbm4e。
報道指出，三星近期已重新擬定hbm 產品開發藍圖，並要求供應鏈夥伴於3月前提交對應供應規劃。新藍圖涵蓋hbm4、hbm4e 與hbm5 的開發與量產時程，反映三星正加速hbm 商用化進度，並同步拉高定製化比重。
消息人士指出，hbm4 以前仍屬相對通用型產品，但自hbm4e 與hbm5 開始，產品設計將高度依賴客戶需求調整，基底芯粒的邏輯設計與代工廠之間的協同開發，將成為關鍵競爭力之一。
目前，三星正同步優化hbm4e 基底芯粒的eda 工具環境。參與i/o 設計的副總裁daihyun lim是為內存介面電路設計專家，2023年加入三星，曾任職於ibm 與globalfoundries。
據了解，定製化hbm4e 基底芯粒由1c dram 製程hbm4 的原班團隊主導，後續也將接手hbm5 的基底芯粒設計工作。
自hbm4起，三星即採取雙軌研發模式，分別負責標準型hbm 與定製化hbm。其中，定製化團隊主要服務谷歌、meta 與英偉達等大型ai 客戶，近期更擴編。按照規劃，hbm4e 預計於2027年推出，hbm5 則計劃於2029年推出。
編輯：芯智訊-林子
