晶元巨頭們，亮相下一張「王牌」

2025年02月06日19:02:10 科學 1685

本文由半導體產業縱橫（ID：ICVIEWS）編譯自semianalysis

半導體行業的持續進步令人驚嘆，但這還不夠。

半導體行業並非建立在一夜之間的突破之上。

它是在巨大的進步飛躍基礎上發展起來的，年復一年地積累，其發展速度可能超過歷史上任何其他行業。國際電子器件製造會議（IEDM）是晶元製造商展示這一進展的關鍵平台之一。會議論文主題涵蓋從具有商業相關性的，到那些最終可能具有商業相關性的，以及其他一些可能不具備商業相關性但依然很有趣的技術領域。

半導體50 多年來增量增長。來源：AMD

在邏輯晶元方面，台積電的N2製程、包括三星等公司研究的二維材料、互補場效應晶體管（CFET）的進展，以及英特爾在硅通道尺寸縮減上取得了超乎想像的成果。專家小組指出，儘管此次會議上成果斐然，但仍不足以跟上人工智慧發展的步伐。

在內存方面，存內計算是一大重點，這是解決人工智慧內存瓶頸問題的一個潛在長期解決方案。Meta展示了一種獨特的3D堆疊內存實施方案。

先進封裝技術也備受關注。這並不奇怪，因為封裝如今已成為推動計算能力提升的關鍵途徑——我們將探討英特爾新型的2.5D嵌入式多晶元互連橋接技術（EMIB-T）以及台積電的下一代3D系統集成晶元（SoIC）混合鍵合產品。我們還將詳細介紹一些今年未參會的知名公司和技術及其缺席的原因。

台積電 N2

台積電是先進邏輯晶元領域的頂級強者。其主要優勢在於卓越的製程技術。他們首個環繞柵極（GAA）製程節點N2，似乎將延續這一優勢趨勢。鑒於在主題演講之後，被安排在最大展廳的黃金展示時段，台積電對該製程節點更多是在展示成果，但也透露了一些有趣的細節。

在晶體管方面，性能指標與此前發布的內容相符——速度提升15%，或功耗降低30%，且密度縮放超過1.15倍。該製程提供六種閾值電壓等級（Vt，即開啟晶體管所需的電壓），這一點值得關注，因為相較於鰭式場效應晶體管（FinFET），環繞柵極場效應晶體管（GAAFET）的Vt調節難度更大。

一系列閾值電壓選項有助於晶元設計師優化性能與功耗，邏輯核心可能使用低Vt晶體管以實現高速運行，而像輸入/輸出（I/O）這樣的外圍功能則受益於較高的Vt來將功耗降至最低（一般來說，低Vt意味著晶體管開關速度更快，但也會有更多的電流泄漏，即高性能但高功耗。高Vt則相反）。

為實現不同的閾值電壓，電介質材料必須以精確控制的不同厚度進行沉積，而更具挑戰性的是，無法直接看到柵極通道的底部。這是在GAA製程中比FinFET製程更多使用原子層沉積（ALD）技術的關鍵原因之一。

在現代邏輯晶元的縮放中，互連技術與晶體管本身同樣重要，台積電在這方面也展現出切實的改進。柵極接觸現在採用無阻擋層的鎢材料，幾乎可以肯定是使用了應用材料公司（AMAT）的Endura集群設備，在連續真空環境下進行預清洗、物理氣相沉積（PVD）鎢襯層以及化學氣相沉積（CVD）鎢填充腔操作。

雖然應用材料公司在2023年國際電子器件製造會議（IEDM）上聲稱電阻率降低了40%，但台積電在實際應用中實現了55%的電阻電容（RC）改善。這直接轉化為性能提升，在環形振蕩器測試設備中提升超過6%。

來源：應用材料

最後，台積電還透露了一些關於降低金屬層電阻電容（RC）的消息。

在單次光刻 ArFi 層（即常用的金屬層和過孔）中，電阻電容分別降低了 19% 和 25%。我們推測，這可能得益於採用了性能更優的電介質材料。更令人驚嘆的是，一種經過優化的 M1（金屬層 1，是倒數第二層，因此布線非常密集）光刻方案，不僅節省了多個極紫外光刻（EUV）掩膜，還使該層的電容降低了 50%。

具體細節仍是個謎，以下是完整的引用內容，供「偵探們」研究：「採用新型1P1E極紫外光刻（EUV）圖案化技術優化的M1層，使標準單元電容降低近10%，還節省了多個EUV掩模。」

我們之前曾說過，過去十年是光刻技術的十年，而未來十年將是材料的十年。N2 的細節證明了這一點：材料創新推動了性能提升，同時關鍵層的極紫外光刻（EUV）掩模數量減少。

同樣值得注意的是，除了 Rapidus 發表的一篇關於閾值電壓調整的論文外，英特爾、三星和 Rapidus 都選擇不展示他們與之競爭的「2 nm」環繞柵極（GAA）製程節點。這可能表明他們在這些製程節點上還不夠成熟。

場效應晶體管

既然環繞柵極（GAA）技術已接近大規模生產，互補場效應晶體管（CFETs）成為了新的「下一個重大突破點」。

我們在去年國際電子器件製造會議（IEDM）綜述中對其背後的動機和細節有更深入探討，核心要點在於，將一個P型金屬氧化物半導體（PMoS）晶體管和一個N型金屬氧化物半導體（NMOS）晶體管上下堆疊，相較於傳統的並排配置，可實現約1.5倍的縮放。

集成是關鍵挑戰所在。前段製程（晶體管）的堆疊高度翻倍，在構建第二個晶體管時不能損壞下方的晶體管，並且若不是為了傳輸信號，也至少得為了供電而設置直接的背面觸點。

比利時微電子研究中心（IMEC）展示了一種概念性的4T CFET單元，它通過共享軌將頂部和底部晶體管與背面供電網路（BSPDN）相連。

該論文的重點在於降低源/漏極接觸中的工藝複雜度。構建低電阻接觸對於性能至關重要，但鑒於在CFET中連接底部和頂部器件所需的高深寬比，實現起來頗具難度。

IMEC的解決方案是設置一個共享的「中間布線壁」，該布線壁位於每個N + PMOS堆疊的一側，根據需要連接到源極和漏極。像這樣的「壁」或軌比過孔更容易構建，所以推測它能實現更好的質量、性能等。不過這仍有待驗證，因為該論文僅對集成流程進行了模擬。下一步很可能是實際製造這些器件。

三星和IBM展示了一種新穎的「階梯式」方法，在底部的N型場效應晶體管（NFET）中使用2個寬通道，在頂部的P型場效應晶體管（PFET）中使用3個較窄的通道。這樣在形成接觸時，能夠直接看到底部通道，意味著更容易實現高質量，進而獲得更好的性能。

來源：IBM / Samsung

但這可能要付出縮放成本。該論文稱，「階梯式」方法在將底部場效應晶體管連接到信號方面，並不比背面接觸加過孔的方式差。這或許沒錯，但參照標準並不恰當。與IMEC的共享電源壁方法或背面局部信號路由方法相比，才更為合適，而「階梯式」因其較寬的通道，在縮放方面比這兩種方法都要差。

台積電似乎再次展現出行業領先水平。他們展示了一個能正常工作的CFET反相器，這意味著底部的P型場效應晶體管（pFET）和頂部的N型場效應晶體管（nFET）已連接成一個基本邏輯門。在邁向工業化製程的集成路線圖上，這比其他公司領先了一大步。最重要的是，他們有一套可行的方法來形成頂部和底部場效應晶體管之間的局部互連。

這正是IMEC在模擬中解決的問題，但台積電已在實際矽片上實現。儘管可能是經過精心挑選展示的，但晶體管性能已然十分出色——這表明局部互連和接觸質量良好。然而，高深寬比和嚴格的對準要求，將是實現高產量時面臨的重大挑戰。

英特爾沒有展示任何關於互補場效應晶體管（CFET）的研究成果。在過去幾年裡，他們曾展示過相關進展，所以很可能只是今年選擇不展示而已。

內存

內存領域中，顯而易見的熱門話題是高帶寬內存（HBM）。遺憾的是，目前它與商業利益關聯過密，所以沒有公司會在會議論文中披露相關細節。國際電子器件製造會議（IEDM）上，大家關注的焦點轉而投向了存內計算。

這是一類廣泛的潛在解決方案，旨在突破內存牆的限制。其目標是降低數據移動的開銷，因為在當前架構中，大部分能源和時間都浪費在數據移動上。雖然減少需移動的數據量（如降低精度、改進演算法等）或增加內存帶寬（如採用高帶寬內存HBM）會有所幫助，但理想的解決方案或許是讓計算儘可能靠近內存，即存內計算。

SK海力士展示了一種名為AiM（內存內加速器，Accelerator in Memory）的架構。他們構建了一個演示模型，將GDDR6與每個存儲體旁的處理單元相結合。

來源：SK Hynix

其結果是，每 GB 的內存帶寬比高帶寬內存（HBM）高出兩個數量級。

來源：SK Hynix

由於大多數現代人工智慧應用場景受限於內存，這將帶來顯著的性能提升。然而，使用內存內加速器（AiM）設備存在重大障礙，主要是靈活性不足。其潛在的關鍵應用領域可能是增強現實/虛擬現實（AR/VR）中的設備端人工智慧。諸如手部追蹤這類對延遲敏感的任務必須在設備端完成。

Meta的3D堆疊內存

Meta展示了在計算單元之上採用3D封裝的靜態隨機存取存儲器（SRAM）或動態隨機存取存儲器（DRAM）的成果（這實際上是近內存計算），以及一款針對虛擬現實應用的理論性內存計算加速器。

通過3D堆疊的SRAM，無需進行片外內存訪問，這使得延遲和能耗均降低了40%。SRAM和DRAM的優化組合效果更佳。一種提出的存內計算（CIM）設計，即採用邏輯 + 內存宏陣列，其能源效率可能達到現有加速器的兩倍。

儘管理論和測試模型的結果看起來很不錯，但要實現商業化仍存在一些障礙。

首先，對於大多數內存計算（CIM）架構而言，其可靠性和準確性比當前的計算 + 內存模式要差。例如，利用DRAM存儲單元及其外圍電路執行簡單邏輯運算的方案，錯誤率較高。DRAM（或許多其他類型的內存）與邏輯電路的製造工藝在根本上有所不同，且互不兼容。以DRAM退火的熱預算為例：其溫度可能達到600°C，且持續數小時，這遠遠超出了先進邏輯器件所能承受的範圍。

其次是成本問題。即便像Meta展示的採用混合鍵合技術的近內存計算也頗具挑戰。目前市場上唯一一款將內存與邏輯電路採用混合鍵合技術的主流產品——AMD的X3D CPU，其銷量和利潤率都並非十分可觀。利用DRAM存儲體進行計算的方法需要更複雜的內存控制器。而且共同製造方案也很複雜，可能需要同時使用針對內存和邏輯電路的特定工具。

不過，與傳統計算相比，人工智慧加速器的需求使得採用更昂貴的解決方案變得合理。內存計算（CIM）仍將繼續朝著成為可行產品的方向加大研發力度。

先進封裝

即使在一個大概聚焦於器件的會議（國際電子器件會議）上，先進封裝也備受關注。這是合理的，因為它確實是計算能力擴展的新前沿領域。

英特爾非正式地宣布了其嵌入式多晶元互連橋（Embedded Multi - die Interconnect Bridge，EMIB）2.5D 封裝技術的一個新變體 ——EMIB - T。這裡的「T」表示增加了硅通孔（through - silicon vias，TSVs）。EMIB 是英特爾對採用硅中介層封裝的稱呼：即把無源晶元嵌入有機基板中。與傳統基板相比，硅中介層中的互連密度可以達到兩倍（或更高），這意味著整體封裝性能可以更高。

初代 EMIB 技術之所以宣稱具備成本優勢，關鍵在於它不採用製作成本相對高昂的硅通孔（TSV）。這就導致部分信號與電力不得不繞著中介層進行布線。而 TSV 能夠為信號與電力布線帶來更大靈活性，可選擇將任意或所有信號及電力經由中介層傳輸。

隨著 TSV 製造技術的成熟，其成本也已降低。英特爾推出 EMIB - T，目標市場是複雜的異構封裝領域。這類封裝會同時運用 2.5D/EMIB 與 3D/Foveros 技術，在超越光罩尺寸限制的情況下，提供多種互連密度。高性能計算（HPC）是此項技術最為重要的應用場景。

來源：Intel

台積電 SoIC

台積電介紹了其 SoIC 3D 封裝技術的最新進展。

雖然從技術層面講，在混合鍵合領域他們並非行業領先者（索尼在其 CMOS 圖像感測器中已實現小於 4 微米，且很快將達到小於 1 微米的間距），但在先進邏輯封裝方面他們處於領先地位。

這新一代的 SoIC 技術似乎實現了小於 15 微米的硅通孔（TSV）互連間距。相比之下，英特爾的 Foveros 技術間距約為 25 微米。由於密度和性能與互連間距的平方成比例，所以即使與上一代 SoIC 相比，差距也很顯著。

英偉達 GPU 的系統協同優化

英偉達做了一場關於 GPU 系統協同優化的精彩展示。

儘管行業是由諸如模型規模、晶體管密度 / 成本、計算能耗等指數「定律」驅動的，但報告人指出了另一個在很大程度上被忽視的因素：缺陷密度。

很明顯，缺陷的增長速度必須與晶體管和互連線路的增長速度相當，否則成品率實際上將降為零。但具體來說，這意味著每萬億個通孔或觸點的缺陷率要低於1。

這是整個供應鏈卓越表現的成果——晶元製造商優化其工藝和晶圓廠運營，設備供應商在提高設備性能的同時降低缺陷率，材料供應商將污染物測量和控制在萬億分之一甚至更低水平，還有更多環節的共同努力。具體細節屬於嚴格保密的商業機密，但成果值得讚賞。

美光的非易失性DRAM（NVDRAM）也是一個顯著的缺席者。去年相關論文引發了轟動，該技術展現出類似DRAM的性能，且非易失性存儲能力優於典型的NAND快閃記憶體。成本和可擴展性曾是潛在的擔憂點，而這或許已得到印證……這項技術尚未實現產品化，今年也未在IEDM上展示。

二維材料

二維材料被認為是硅晶體管溝道的潛在替代品。

要知道，溝道負責在晶體管的源極和漏極之間傳導電流，其傳導過程由與溝道接觸或環繞溝道的柵極控制。在硅材料中，當溝道長度（通常稱為柵極長度，LG）低於約10納米時，由於漏電流過高，被認為不太可行——此時晶體管效率低下且難以關閉。由二維材料構建的溝道更容易控制，並且對導致硅材料漏電的機制不太敏感。隨著前沿設備的柵極長度已達到10 - 20納米，二維材料在許多21世紀30年代的技術路線圖中都有一席之地。

但它們距離商業應用仍很遙遠。英特爾的一篇論文將主要挑戰歸納為三類：

1. 材料生長

2. 摻雜與接觸形成

3. 環繞柵極（GAA）堆疊 / 高介電常數金屬柵極

「摻雜與接觸形成」包括為形成晶體管有源源極和漏極區域進行的摻雜，以及為與上方金屬互連層形成低電阻連接而進行的接觸操作。GAA堆疊則需要在二維溝道周圍沉積多層材料，以形成控制晶體管的柵極。在去年確定二維溝道材料（N型器件用MoS₂，P型器件用WSe₂）之後，今年在摻雜、接觸和柵極形成方面取得了一些進展。

台積電展示了針對P型器件接觸的研究成果。這填補了一項空白，因為此前已展示過N型晶體管的接觸，但P型的未曾有過。接觸是金屬互連（布線）層與晶體管源極、漏極或柵極之間的電氣連接。在現代納米級（十幾納米）器件尺寸下，接觸性能的一個關鍵因素是電阻。挑戰在於源極和漏極由半導體材料製成——傳統上是硅，這裡是二維材料（在此案例中為WSe₂）——其電阻較高。將互連金屬直接沉積在源極或漏極上，會在界面處形成高電阻的肖特基勢壘。金屬與硅的粘附性通常也較差。

對於硅材料，常見的解決方案是硅化處理，這是一種沉積加退火工藝，在硅源極或漏極區域上形成高導電性的硅化物（例如NiSi）。然後可以在硅化物上構建金屬互連，以完成從有源源極/漏極到電路布線的低電阻連接。

由於二維材料不含硅，硅化處理對它們並不適用。目前看好的解決方案是簡併摻雜：向二維材料結構中引入特定雜質，使其從半導體轉變為導體。在實際操作中，對WSe₂進行摻雜很困難：其晶格很容易被破壞，且難以在整個材料中實現均勻的摻雜分布。但該論文的作者做到了這一點。接觸是現代邏輯工藝中最棘手的挑戰之一，為二維材料找到可行的前進方向是一大進步。

柵極氧化物是二維材料商業化的另一關鍵挑戰。正如台積電 N2 製程論文所指出的，柵極氧化物的質量決定了對晶體管的控制效果。如果無法很好地控制晶體管，那就沒有可行的邏輯製程。

英特爾展示了高質量柵極氧化物的形成過程，由此實現了對晶體管的良好控制。漏極誘導勢壘降低（DIBL）和亞閾值擺幅都很低（分別意味著低漏電和從截止到導通的陡峭轉變），並且最大漏極電流很高 —— 所有這些都表明實現了良好的靜電控制。這裡的主要創新似乎在於工藝優化，特別是預清洗和氧化物沉積工藝。

儘管在摻雜、接觸和柵極形成方面取得了進展，但二維材料生長方面的進展仍然不足。我們在去年的綜述中寫道：「生長是二維材料的根本問題」。現有的大多數研究都採用轉移法 —— 材料在藍寶石襯底上生長，然後通過機械方式轉移到矽片上。但這是一種實驗室技術，無法擴大到大規模生產。在 12 英寸矽片上直接生長是實現商業化最有可能的途徑。

最近在這方面的進展似乎停滯不前。三星展示了使用 8 英寸測試晶圓進行的晶圓上生長。但材料與晶圓的粘附性不佳。解決辦法是在每個晶體邊緣製作「夾子」，以便在後續工藝步驟中固定晶體。雖然展示了功能晶體管，不過是採用頂柵和底柵結構，而非環繞柵極（GAA）結構。但這種工藝無法規模化。測試器件的溝道長度為 500 納米，比實際需求大了兩個數量級。如果每個溝道都需要夾子，那麼所佔用的空間會抵消縮短溝道帶來的任何縮放優勢。真正需要的是在整個晶圓上生長高質量材料，且無需輔助結構。

台積電展示了一個完整的二維場效應晶體管（FET）反相器 —— 由一個 N 型和一個 P 型晶體管連接在一起，構成一個基本邏輯單元。這似乎是一項集成路徑探索研究，因為這些器件本身是平面結構，並非環繞柵極結構，而且尺寸比實際所需大了一兩個數量級。研究中發現了一些有趣的結果……

首先，嘗試製作同質器件，即 N 型和 P 型晶體管均由二硒化鎢（WSe₂）製成。大多數研究採用異質方法，其中 N 型金屬氧化物半導體場效應晶體管（NMOS）使用二硫化鉬（MoS₂）溝道。如果兩種晶體管使用同一種材料，將具有巨大的成本優勢，因為可以節省大量昂貴的工藝步驟。但台積電發現，WSe₂製成的 N 型場效應晶體管（NFET）性能非常差，無法與 P 型場效應晶體管（PFET）匹配。

其次，使用標準濕法工藝會影響已有的 PFET。在 PFET 有源區上進行的光刻步驟採用了典型的濕法化學工藝 —— 光刻膠、蝕刻等。通常情況下，這不會對底層器件性能造成影響，因為這是一種標準且被充分理解的工藝。然而令人驚訝的是，在這種情況下，它導致了閾值電壓（開啟晶體管所需的電壓）發生了顯著變化。這有些違反直覺，表明隨著對二維材料進行更複雜集成的研究推進，可能還會有更多意想不到的情況出現。

在二維場效應晶體管（FET）中，閾值電壓會受到標準濕法工藝的顯著影響。

距離實現大規模量產還有很長的路要走。目前的頂尖技術勉強能在合理的短溝道長度下製造出一個性能良好的晶體管。而這必須擴大規模，達到每個晶圓至少數十億個晶體管，然後每年生產 10 萬片或更多晶圓。這意味著規模至少要擴大 15 個數量級！

英特爾 6 納米柵極長度

對二維材料來說更不利的是，硅材料理論上 10 納米的最小柵極長度已被證明是錯誤的。英特爾展示了一種單條帶環繞柵極（GAA）晶體管，其柵極長度僅為 6 納米。

人們曾認為在 10 納米以下存在許多足以阻礙進展的挑戰，其中最引人關注的是量子隧穿效應。在如此極端的尺度下，電子或空穴有非零的概率「隧穿」穿過晶體管柵極形成的能量勢壘。儘管它們沒有足夠的能量跨越勢壘，但卻能穿過它 —— 結果就是電荷從晶體管中泄漏。由漏電晶體管製成的晶元效率低下且容易出錯。

英特爾的成果證明，這種量子隧穿效應是可以緩解的。該器件的性能雖不完美，但已經非常出色，並且很可能進一步提升至足以實現大規模商業化的水平。亞閾值擺幅（衡量晶體管對柵極電壓變化的響應程度，即其開啟和關閉的難易程度）已經接近理論上室溫下 60 毫伏 / 伏的最小值。漏極誘導勢壘降低（DIBL，一種隨著溝道縮短而加劇的效應）約為台積電 N2 製程所展示數值的兩倍。這一指標還需要改進，但對於研發來說已經是不錯的成果。