報告出品方：國泰君安
以下為報告原文節選
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1. 摩爾定律實現受阻，先進封裝之風興起
1.1. 摩爾定律經濟能效降低，先進封裝拓展晶元升級方向
摩爾定律經濟效益遇到瓶頸，晶元製造進入後摩爾時代。摩爾定律指的是隨著技術的升級，晶元承載的晶體管數量每隔 18-24 個月便會成倍增加，同時性能增加一倍或成本減少一半。隨著晶元技術的演進，研發周期拉長，製程工藝迭代需花費更長時間。由於微觀層面物理極限的限制，單位晶體管成本下降的速度不斷放緩。根據 IBS 的統計和預測數據顯示，晶元製程從 16nm 到 10nm，每 10 億顆晶體管成本減少了 23.5%，但是從 5nm 到 3nm 成本僅減少了 4%。若晶元製程微縮至近 1nm，就將進入量子物理領域，產生短道溝效應和散熱等亟待解決的問題，使摩爾定律逐漸失效。
後摩爾時代，先進封裝成為提升晶元性能的重要發展方向。集成電路性能提升主要向兩個技術方向發展，一個是延伸摩爾定律（More Moore），使晶元進一步小型化，縮小晶體管特徵尺寸來增加晶元上的晶體管數量，進而提升晶元性能，但正如前文所述製程微縮帶來的經濟能效持續下降。
另一個是超越摩爾定律（More Than Moore），採用先進封裝技術，將不同功能的晶元集成在一個系統內，實現功能的整合和性能的升級。
封裝技術發展至今共經歷四個階段，當前已進入先進封裝時代。
第一階段：通孔插裝時代（20 世紀 70 年代前）。以雙列直插封裝(Dual In-line Package，DIP)為代表。
第二階段：表面貼裝時代（20 世紀 80 年代後）。該階段典型封裝方式為扁平方形封裝（Quad Flat Package，QFP)、無引腳晶元載體(Leadless Chip Carrier， LCC)、小外形封裝(Small Outline Package,SOP)等，使用針柵陣列(Pin Grid Array, PGA)技術，用引線替代第一階段的引腳，轉變為向表面貼裝型封裝。第一、第二階段均為傳統封裝。
第三階段：面積陣列時代（20 世紀 90 年代後）。該階段興起了球柵陣列(Ball Grid Array，BGA)、單晶元封裝(Chip Scale Package，CSP)等先進封裝技術。
第四階段：先進封裝時代（21 世紀後）。封裝技術不斷發展，出現了倒裝焊（Flip Chip）、晶圓級封裝（Wafer LevelPackage，WLP)）、2.5D/3D封裝等多種先進封裝技術，從二維向三維、從封裝元件向封裝系統發展。
先進封裝本質是提升 I/O 密度，核心衡量指標為凸塊間距與凸塊密度。
封裝主要起到保護和電路連接的作用，分為傳統封裝和先進封裝。傳統封裝的電路連接主要依賴引線框架，先進封裝的電路連接則主要通過凸塊（bump）完成。先進封裝內涵豐富，但本質為提升 I/O 密度，進而提升晶元性能。衡量 I/O 密度最核心的指標為凸塊間距（Bump Pitch）和凸塊密度（Bump Density）。根據 IDTechEx 定義，只有凸塊間距小於 100μm 的封裝才屬於先進封裝，本文將延用這一定義。先進封裝，更確切來說可以被稱為異構集成，整個體系包含倒裝焊(Flip Chip)、晶圓級封裝(WLP)、扇入/扇出、2.5D 封裝（Interposer）、3D 封裝(TSV)、混合鍵合、Chiplet 等 一系列技術與理念。在台積電的發 展路線中，倒裝>2.5D/3D>SoIC 等技術路線的凸塊間距不斷縮小，凸塊密度持續提升。
相比傳統封裝，先進封裝在功能和開發方面具有下述優勢：1）提高功能密度：在功能相同的情況下，先進封裝可以減少空間佔用，將更多的元件和功能集成到更小的空間內，提高晶元的功能密度。
2）縮短互連長度：在傳統封裝中，引線穿過外殼和引腳需要數十毫米甚至更長，導致延時和功耗問題。先進封裝將互聯長度從毫米級縮短至微米級，使得性能和功耗得以提升。
3）增加 I/O 數量：先進封裝製造多層 RDL、倒裝晶元與晶片級封裝相結合、添加硅通孔、優化引腳布局以及使用高密度連接器等方式，可以在有限的封裝空間內增加 I/O 數量。
4）提高散熱性能：先進封裝通過優化封裝結構，增加晶元與散熱器之間的接觸面積，使用導熱性良好的材料，增加散熱器的表面積及散熱通道，改進晶元晶體管數量不斷增加而面臨的散熱問題。
5）實現系統重構：電子系統的構建可以在晶元級和基板級進行，通過在封裝內部實現系統級封裝，可以更好地實現系統重構。
6）提高加工效率和設計效率：先進封裝技術可以利用現有的晶圓製造設備，使封裝設計與晶元設計同時進行，縮短設計和生產周期，降低成本。
1.2. 先進封裝內涵豐富，與 Chiplet 協同迎接算力時代
先進封裝內涵豐富，Bump、RDL、Wafer、TSV 四要素組合形成不同工藝。先進封裝內涵豐富，相對傳統封裝，新增的底層工藝包括 Bump（凸塊），RDL（再布線層），Wafer（晶圓），TSV（硅通孔）四要素。
Bump 用來取代傳統封裝中的引線鍵合，主要起界面電氣互聯和應力緩衝的作用，當前先進封裝無一例外均使用了 Bump 工藝。RDL 起著 XY平面電氣延伸的作用，Interposer（中介層，以硅為主）也發揮相似作用，主要應用於晶圓級封裝和 2.5D/3D 封裝等技術。Wafer 作為集成電路的載體以及 RDL 和 TSV 的介質和載體，在 2.5D 封裝中用於製作硅基板、在 WLP 晶圓級封裝中用於承載晶圓。TSV 起著 Z 軸電氣延伸的作用，是 2.5D/3D 封裝技術實現的主要途徑。從技術推出時間前後及先進性程度來看，排序為 Bump、RDL、Wafer、TSV。
1.2.1. 先進封裝四要素：Bump、RDL、Wafer 和 TSV
1）Bump（凸塊）
凸塊具有多種形狀，替代引線鍵合，不斷向小型化發展。凸塊指的是定向生長於晶元表面，與晶元焊盤直接相連或間接相連的具有金屬導電特性的凸起物，具有球狀、柱狀和塊狀等不同形狀。傳統封裝通常通過引線實現晶元和基底的鍵合，先進封裝可以利用凸塊代替引線進行連接，縮短了路徑，反映了以「以點代線」的發展趨勢。同時，凸塊在往小型化發展，尺寸從最初應用在標準倒裝的 100um 發展到現在最小尺寸為5um。凸塊的使用可以縮小晶元體積、提升熱傳導效率、增加介面數量進而提高 I/O 密度。
2）RDL（再布線層）
再布線技術可以實現引腳重新布局，滿足更多的晶元管腳需求。RDL 再布線技術可以實現晶元水平方向互連，重新規劃連線途徑，變換晶元初始設計的 I/O 焊盤位置和排列，調整為新的互連結構。在傳統晶元設計和製造時，晶元管腳處理模塊（I/O 埠）一般分布在晶元邊緣或四周，通過晶元管腳可以實現對信號的處理和輸入輸出。隨著晶元不斷微縮，更高的晶元性能要求更多的 I/O 數量，I/O 埠分布變得更加密集，傳統的引線鍵合無法滿足 I/O 需求，還會產生散熱問題。RDL 再布線技術可以通過在晶圓表面沉積金屬層和相應的介質層，形成新的金屬布線，重新布局 I/O 埠到佔位更寬鬆的區域，從而解決傳統封裝面臨的問題。
3）Wafer（晶圓）
晶圓是晶元工藝實現的載體，用途廣泛，逐漸向更大尺寸發展。晶圓是集成電路的載體，在晶圓上可以進行光刻、刻蝕、氣相沉積、離子注入、研磨等多種處理工序，最終製成集成電路晶元。早先晶圓尺寸為 6 英寸到 8 英寸，現在普遍應用為 12 英寸，未來將廣泛應用 18 英寸，晶圓正在向更大尺寸發展。隨著晶圓的尺寸變大，先進封裝技術更先進，晶圓用途也更加廣泛，可以作為晶元的製作基底，也可以在晶圓上製作硅基板實現 2.5D 封裝，還可以在晶圓級封裝中承載晶圓。與傳統封裝是先切割晶圓再各自封裝不同的是，晶圓級封裝是先對整片晶圓進行封裝再切割成小的晶元顆粒，封裝面積與裸片一致，可以提高封裝效率並降低封裝成本。同時，晶圓級封裝沒有引線、鍵合和塑膠工藝，連接線路較短，可運用數組式連接，具有封裝尺寸小、高傳輸速度、高密度連接、生產周期短等優點。
4）TSV（硅通孔）技術
TSV 主要用於立體封裝，滿足高密度、多功能的封裝需求。硅通孔技術TSV（Through-SilICon Via）是一種利用垂直硅通孔實現晶元 Z 軸電氣延伸和互聯的方法，是目前半導體製造業中最為先進的技術之一，主要用於立體封裝，如 2.5D 封裝和 3D 封裝。由於沒有引線鍵合，直接進行堆疊晶元，TSV 可以實現更薄的封裝和更短的互連距離；同時 TSV 可以通過通孔實現在三維方向堆疊，增加堆疊的晶元數量，實現密度更高的封裝。目前該技術廣泛用於 CMOS 圖像感測器、HBM 高帶寬存儲器、MEMS 微機電系統等需要高密度、多功能集成的電子元器件。
1.2.2. 基於 X/Y 軸延伸的先進封裝技術
未使用 TSV 是先進封裝基於 X/Y 平面延伸的主要標誌。先進封裝的四要素中，Bump（凸塊）、RDL（再布線層）技術主要應用在 Wafer（晶圓）平面或晶元平面，即 X/Y 平面，這三要素的使用被視為基於 X/Y 平面延伸的技術。而 TSV 硅通孔是基於 Z 軸進行信號延伸和互聯，沒有TSV 硅通孔則成為了基於 X/Y 平面延伸先進封裝的顯著特點。基於 X/Y平面先進封裝種類多樣，主要包括了扇入型封裝和扇出型封裝，同時發展出了 InFO、EMIB 等不同產品技術。
扇入型封裝的封裝大小和晶元大小相同，引腳數目有限；扇出型封裝裝大小一般大於晶元尺寸，可容納更多引腳。晶圓級封裝（WLP）有兩種主要類型：扇入型（Fan-in）和扇出型（Fan-out）。早期 WLP 主要採用扇入型封裝（FIWLP），布線均在晶元尺寸內完成，封裝大小和晶元大小相同，I/O 介面均位於晶粒（Die）下方，主要應用於面積較小、引腳數量少的晶元。隨著 IC 工藝的發展，晶元微縮，FIWLP 有限的晶元面積內無法容納足夠的引腳，從而逐漸衍生出了扇出型封裝（FOWLP），該技術使用再布線（RDL）技術和模塑化合物提供額外晶元面積，I/O介面分布在晶粒之外，通過先將切割後晶元放置於人工基板後再進行封裝和切割，因此封裝大小一般大於晶元尺寸，可容納的引腳數目也得到提升。
InFO（Integrated Fan-out）：InFO 是台積電（TSMC）2017 年推出的FOWLP 先進封裝技術，是 FOWLP 工藝的集成，可視為多個晶元 Fan-out工藝的組合，給予了多個晶元集成的空間。InFO 進一步衍生出 InFO_PoP、InFO_oS 等種類。InFO_PoP 結合了 FOWLP 和 PoP 技術，下層部分的扇出型晶圓級封裝處理器通過凸塊、基板等連接了上層的 DRAM，使其外形更薄、電氣及熱性能更好，可用於移動設備領域。InFO_oS 運用了 InFO技術，使用 RDL 再布線層，相比於 InFO_PoP 增加了 PCB 基板，可集成多個先進的邏輯小晶元，可用於 5G 網路應用。
EMIB（Embedded Multi-Die Interconnect Bridge）：EMIB是英特爾 2018年推出的技術，該技術沒有使用 TSV 硅通孔技術，因此可以被劃分為基於 XY 平面延伸的先進封裝技術。該技術使用傳統覆晶晶元方式連接晶粒和基板，通過一個很小的矽片實現晶粒直接的橋接，並將這部分嵌入載板內。EMIB 的矽片面積更小、成本更低，提供的帶寬更高，產生的功耗更低，封裝良率更高。
1.2.3. 基於 Z 軸延伸的先進封裝技術
TSV 技術是基於 Z 軸延伸先進封裝的關鍵技術，包括 2.5D TSV 和 3D TSV。基於 Z 軸延伸的先進封裝技術主要通過了 TSV 進行多個晶元的垂直堆疊，實現信號延伸和互連。TSV 可分為 2.5D TSV 和 3D TSV，分別對應 2.5D 封裝和 3D 封裝，是垂直方向先進封裝的主要類別。2.5D 封裝特指採用了中介層（Interposer）進行高密度 I/O 互連的封裝，和 3D 封裝主要區別在晶元與晶元是否在垂直方向上連接，2.5D 封裝晶元在水平方向排列，硅通孔形成在中介層上，晶元與基板通過硅中介層相連。3D封裝晶元在垂直方向上排列，直接在晶元上製作硅通孔形成互連。2.5D封裝和 3D 封裝因為具有連接距離短、密度更高、尺寸和重量小且性能更好的優點，是各大廠商所採用的主流方法，基於 2.5D 封裝和 3D 封裝技術，各家廠商相繼推出了 CoWoS、Foveros、Co-EMIB-、SoIC、X-Cube等各類技術。
CoWoS（Chip on Wafer on Substrate）：台積電 2011 年推出了 CoWoS技術，該技術是典型的 2.5D 封裝技術，在硅中介層上製作 TSV 硅通孔，再通過硅中介層實現晶元和基板的連接，主要包含了 CoWoS-S、CoWoS-R、CoWoS-L 三種，S 表示硅中介層、R 表示 RDL（再布線）、L表示 LSI（嵌入式）。CoWoS-S 首先通過 CoW (Chip on Wafer)工藝連接晶元和硅晶圓，再連接 CoW 晶元和基板，過程中運用了微凸塊和 TSV工藝，能夠較好提升系統性能並降低功耗。CoWoS-R 和 CoWoS-L 中介層均使用了 RDL 技術。CoWoS-R 通過 InFO 技術使用 RDL 中介層實現小晶元的互連，常應用於 HBM（高帶寬存儲器）和 SoC 異構集成中，可以擴大封裝尺寸以滿足更複雜的功能需求。CoWoS-L 結合了 CoWoS-S和 InFO 技術的優點，通過中介層與 LSI（局部硅互連）晶元實現晶粒間的互連，RDL 層進行電源和信號傳輸，擁有最靈活的集成功能。
SoIC（System of Integrated Chips）：SOIC 技術是台積電在 2019 年推出的，是全球領先的超高密度 3D 堆疊技術，最突出的特點是沒有凸點的鍵合結構，可分為 CoW(Chip on Wafer)和 WoW(Wafer on Wafer)兩種方案，CoW 技術為單晶元層面的互連，進行異質集合，WoW 技術是使用整塊晶圓進行互連，進行同質異構集合。SoIC 是在前道晶圓製造環節將晶元進行堆疊，台積電推出的 CoWoS 和 InFO 技術則是在後道封裝環節進行進行晶圓級封裝堆疊，即先通過 SoIC 技術將晶元進行 3D 堆疊形成多顆SoC，再使用 CoWoS、InFO 工序進行整合，使封裝密度更高、鍵合間隔更小。
Foveros&Co-EMIB：英特爾 2018 年推出了 Foveros 技術，該技術屬於3D 堆疊封裝技術，頂層的晶元通過微凸塊與底層晶元連接，底層晶元通過 TSV 硅通孔和下方的凸塊連接基板。Foveros 具有較強的靈活性、體積小、功耗低，適用於尺寸要求較小的產品和內存帶寬要求較高的產品。英特爾 2019 年推出了 Co-EMIB 技術，該技術將 EMIB 和 Foveros相結合，EMIB 主要是負責橫向連接，將不同功能的晶元拼接起來，而Foveros 則是縱向堆棧，兩種技術的結合是「2D+3D」的封裝方式，可以兼具 EMIB 和 Foveros 的優點。
X-Cube/I-Cube：三星於 2021 年發布 2.5D 封裝技術 Interposer-Cube4(I-Cube4)， I-CubeTM 是一種異構集成技術，在一個硅中介層上水平放置一個或多個邏輯裸片（CPU、GPU 等）和多個高帶寬存儲器 (HBM) 裸片，使一個封裝中的多個裸片像單個晶元一樣運行。I-Cube4 集成了四個 HBM 和一個邏輯裸片。從高性能計算 (HPC) 到人工智慧、5G、雲和大型數據中心應用，I-Cube4 都可通過異構集成在邏輯和存儲器之間實現更高的通信速度和能效。三星在 2020 年推出了 X-Cube 技術，計劃於 2024 年實現量產。X-Cube 使用 Z 軸堆疊邏輯裸片，可以提高動態鍵合能力、節約封裝面積。X-Cube 分為微凸塊（u-bump）和銅混合鍵合（Hybrid Copper Bonding）兩種晶元互聯方式，銅混合鍵合可以提高晶元靈活性和密度。
1.2.4. 系統級封裝（Sip）
Sip 和先進封裝重合度高，但並不完全相同。系統級封裝（Sip，system in package）是將多種功能的晶元，包括處理器、存儲器等功能晶元集成在一個封裝內，從而實現一個基本完整的功能系統。Sip 和先進封裝重合度高，但並不完全相同，Sip 更關注封裝時系統的形成，而先進封裝的重點在於封裝技術和工藝的先進性。倒裝焊、集成扇出型封裝、2.5D/3D封裝既屬於先進封裝工藝，也可以應用於 Sip，但是先進封裝工藝中單晶元的扇入/扇出型晶圓封裝不屬於 Sip。
1.2.5. Chiplet
Chiplet 指的是小晶元，在晶元製造過程中首先分解複雜的功能，再開發不同的具有特定功能、可以進行模塊化組裝的「小晶元」。要實現Chiplet，離不開先進封裝的技術支持，例如通過 2.5D 封裝或 3D 封裝將拆解的芯粒拼裝堆疊起來，才能真正實現 Chiplet 模式。2.5D 封裝目前是應用於 Chiplet 的主流方案，整體技術相對成熟，主要包括台積電的Cowos 技術和英特爾的 EMIB 技術。3D 封裝技術比較完善的是應用在DRAM 領域，目前主要有台積電的 SoIC、英特爾的 Foveros、三星的X-Cube。
Chiplet 可集成功能不同的計算核心，提高晶元性能。在 Chiplet 的組合過程中不僅可以實現異構集成化、還可以實現集成異質化。異構（Hetero Structure）集成化指的是將不同工藝製造的晶元封裝到一個大晶元中，例如將不同製程的 Chiplet 組合在一起。集成異質化（Hetero Material）指的是將不同材料的 Chiplet 封裝在一起，以生產尺寸更小、設計更靈活、系統性能更優的產品。
Chiplet 可實現 IP 的內部復用、設計彈性的提升和良率的提升，從而降低成本。1）IP 的復用：晶元公司前期投入需要購買不同 IP，這部分支出在傳統設計模式中屬於一次性投入，而通過 Chiplet 技術的拆分可以實現 IP 復用，減少成本的疊加。2）設計彈性的提升：在晶元迭代時，可以靈活更換晶元的某一個部分，選擇性地進行迭代，這將大幅度降低產品的迭代成本。3）良率的提升：當晶元尺寸為 1600 平方毫米時，晶元的良率可能僅有 35.7%；當晶元尺寸為 100 平方毫米時，晶元的良率可以提升至94.2%。採用Chiplet模式，當晶元被拆分為小單元進行生產時，單片良率將得到提升，從而大幅度降低量產的成本。
Chiplet 可應用於 HBM，解決高算力需求。高算力時代 AI 大模型需要處理大量的數據，導致數據計算量迅速增長。為了提高處理速度，GPU被用作核心處理器進行並行處理。然而，GPU 的數據處理能力受到「內存牆」的限制。HBM 則打破了「內存牆」對算力提升的限制，突破內存容量和帶寬的瓶頸，為 GPU 提供了更快的並行數據處理速度。HBM製作離不開先進封裝的技術，可通過 Chiplet 結合 3D 封裝技術和 2.5D封裝技術，將多個 DARM 堆疊在 HBM 內部，將 DARM 堆和 GPU 結合封裝在 HBM 中介層上方。
在高算力產品的應用中，Chiplet 具有更大的成本優勢。隨著 AI、人工智慧的高速發展，產品對晶元性能、算力的要求也在提升。在 AI 處理器、AI 加速卡等對算力需求較高的產品中，晶元的面積往往大於 800mm2,超過其他常規產品。晶元面積在 200 毫米以下，Chiplet 沒有明顯的成本優勢，當面積超過800毫米，Chiplet相比傳統的SoC有較大的成本優勢，可見 Chiplet 更適合應用於高算力產品的晶元。
2. 封裝市場持續擴張，先進封裝成新增長點
2.1. 封裝行業市場高度集中，新興領域注入增長動力
封裝是為了保護晶元以及確保電路性能，新興應用發展為封裝注入新動力。封裝產業鏈上游為封裝材料和封裝設備。封裝材料主要有封裝基板、鍵合絲、晶元粘結材料、引線框架和切割材料等，相關主要企業有康強電子、興森科技、岱勒新材和三環集團等。封裝設備主要為減薄機、劃片機、引線鍵合機和塑封機等，目前封裝設備廠商主要有海外的 ASM Pacific、K&S、Disco 和國內的新益昌等企業。中游為集成電路封測，目前集成電路封測是中國大陸發展最完善的板塊，技術能力與國際先進水平比較接近。三星、AMD 和英特爾為 IDM 廠商，台積電、日月光、安靠和長電科技等為 OSTA 廠商。下游終端應用廣泛，涵蓋電子製造、通信設備、航空航天和軍事等眾多領域。近年來，隨著物聯網、人工智慧、雲計算、大數據、5G、機器人等新興應用領域的蓬勃發展，各類封裝產品的使用場景和用量不斷增長，為封裝產業注入了新的增長動力。
集成電路封測行業市場集中度較高，中國企業佔據較大份額。封測市場發展的主要力量仍是綜合多種封裝技術、產品和應用領域的綜合性集成電路封測企業。根據 2022 年海內外主要封測廠商營收排名前十名，日月光和安靠位居前二，大陸廠商中長電科技、通富微電和華天科技已進入全球封測企業營收前十強。
上游封裝材料市場規模持續擴張，封裝基板應用更加廣泛。近年上游封裝材料市場規模呈現上升趨勢，2022 年封裝材料市場規模達到 462.9 億元 ， 其 中 引 線 框架 、 封 裝 基板 、 其 他材 料 的 市 場規 模 分 別 為118.7/105.3/238.9 億元。引線框架為傳統封裝主要材料之一，市場規模穩步上升。隨著新型高密度封裝形式的出現，引線框架正被封裝基板所替代，電子封裝的許多功能，如電氣連接，物理保護，正逐漸部分或全部的由封裝基板來承擔。
集成電路下游應用廣泛，封裝測試在集成電路產業鏈中不可或缺。從應用領域佔比來看，消費類銷售額佔比最大，達 32.2%，由於我國居民消費水平不斷提升，消費電子產品市場需求持續增長，促進了我國消費電子行業健康快速發展。其次是通信類佔比 20.9%，模擬電路佔比 14.7%，以及計算機領域佔比為 14%。
2.2. 封裝市場規模廣闊，先進封裝增長強勁
全球封測產業持續向好，封測產業已成為我國半導體的強勢產業。隨著物聯網、5G 通信、人工智慧、大數據等新技術的不斷成熟，全球集成電路行業進入新一輪的上升周期，全球封測市場規模穩步上升，根據Yole和集微諮詢統計，2022 年全球封測市場規模達到 815 億美元，未來仍然保持穩步上升趨勢，預計 2026 年達到 961 億美元規模。同時，隨著近年來我國半導體產業的快速發展，為我國封裝測試行業的發展提供了強勁動力。預計 2023 年中國封測市場規模達到 2807 億元，未來保持上漲趨勢，預計 2026 年市場規模增長至 3248.4 億元。
傳統封裝基本由 OSTA 廠家完成，先進封裝 Fab廠商深度參與。傳統封裝 IDM 廠商較少涉足，大部分進行外包。先進封裝因引入 bump、TSV、RDL、混合鍵合等工藝，需要光刻、刻蝕、薄膜沉積、CMP 等前道工藝完成，故 Fab 廠商開始介入封裝領域。此外，Fab 廠商與晶元設計廠家的聯繫也更加緊密。當前台積電（Fab）、英特爾（IDM）、AMD（晶元設計）、三星（IDM）等開始主導先進封裝產業的發展。台積電是先進封裝架構提出的先驅與主力，AMD 為 Chiplet 先驅，傳統封測廠與 IDM 廠商均有參與先進封裝構架提出。先進封裝晶元設計研發廠商中，邏輯晶元廠商主要為英偉達、AMD 和高通等。存儲晶元廠商主要為海力士、三星和美光。先進封裝晶元代工廠商主要為 Fab 廠商台積電、海力士、美光，OSTA 廠商日月光、安靠、長電先進以及 IDM 廠商 Intel 和三星。
如傳統封裝廣泛應用於各大電子領域一般，先進封裝應用也廣泛。不過考慮到先進封裝的成本，先進封裝主要應用在 HPC、手機、汽車等對技術要求更高的領域。
先進封裝市場佔比快速提升，未來有望超越傳統封裝。傳統封裝具有性價比高、產品通用性強、使用成本低、應用領域廣的優點。高端消費電子、人工智慧、數據中心等快速發展的應用領域大量依賴先進封裝，先進封裝的成長性要顯著好於傳統封裝。根據 Yole 和集微諮詢數據，預計2023 年全球先進封裝市場佔比為 48.8%， 2026 年達到 50.2%。中國先進封裝市場佔比較低，但仍有較大發展潛力，預計 2023 年中國先進封裝市場佔比將達到 39%。
先進封裝中倒裝佔比最大，2.5D/3D 堆疊封裝增長強勁。根據產品工藝複雜程度、封裝形式、封裝技術、封裝產品所用材料是否處於行業前沿，先進封裝又細分為倒裝晶元封裝（Flip-Chip）、晶圓片級晶元規模封裝（WLCSP）、2.5D/3D 堆疊封裝（2.5D/3D stacking）、扇出型封裝（Fan-out）和嵌入式基板封裝（ED）技術。根據 Yole 和集微諮詢數據，各細分工藝中倒裝晶元封裝佔比最大，2022 年佔比為 76.7%。先進封裝市場規模總體呈現上升趨勢，倒裝晶元封裝 2020-2026 年 CAGR 為 6%，嵌入式基板封裝佔比較小，但 CAGR 最高，為 25%。其次是 2.5D/3D 堆疊封裝CAGR 為 24%，扇出型封裝 CAGR 為 15%。
3. 先進封裝應用廣泛，AI 發展帶動需求高增
先進封裝應用領域廣泛，需求增長迅速。先進封裝相較於傳統封裝技術能更好地提升晶元性能和生產效率，其應用場景不斷擴展。目前各種不同類型先進封裝技術已廣泛應用於人工智慧（AI）、高性能運算（HPC）、5G、AR/VR 等領域，佔整體封測市場的比重也在不斷提升。
HPC、高端手機、高階自動駕駛有望成為先進封裝主要增長驅動。晶元下游應用廣泛，先進封裝由於其技術先進性與高昂的成本，目前優先應用於對性能要求高或對價格不敏感的高端領域。台積電是半導體晶元代工龍頭，晶元製程行業領先，此外也是推動先進封裝的先驅。台積電當前收入結構的拆分一定程度上可以表徵先進封裝的主要應用下游。2023年，台積電營收拆分來看以 HPC（佔比 43%）、Smart Phone（佔比 38%）、loT（佔比 8%）、Automotive（佔比 6%）貢獻為主。HPC 受大模型訓練的驅動，對於 HBM 等應用先進封裝的存儲需求快速攀升。高端手機（如蘋果）以及正在陸續面世的 AI 手機對於使用先進封裝的高階晶元的需求量亦持續水漲船高。自動駕駛未來將向 L4、L5 等高階方向發展，對於算力的需求會持續提升，有望為先進封裝提供新增量。綜合來看 HPC、AI 手機、高階自動駕駛對晶元性能要求較高，未來將成為先進封裝主要的需求驅動。
3.1. AI 大模型蓬勃發展，高性能算力需求為先進封裝注入新活力
ChatGPT引燃 AI 大模型發展熱潮。AI 大模型的發展最早可追溯到 1950年圖靈提出的「圖靈測試」，在 Open AI 正式向公眾推出 ChatGPT 之前，AI 大模型的發展主要沿著專用化（如谷歌的 Deepmind）、to B 等方向發展。2022 年 11 月 30 日，Open AI 正式發布面向消費者的聊天機器人模型 ChatGPT，可實現翻譯、文本問答任務，其中問答體驗遠超搜索引擎，這導致不到 2 個月 ChatGPT 線上活躍用戶規模就達 1 億人。ChatGPT 的一炮而紅將 AI 大模型帶入大眾視野，AI 大模型的美好發展前景也使得全球頭部科技公司谷歌、微軟、Meta、亞馬遜、阿里、百度、騰訊等開始加大對大模型領域的發展投入。根據賽迪顧問，截至 2023 年 7 月，國外累積發布大模型 138 個，國內共發布大模型 130 個。在數量增加的同時，大模型的能力也在飛速提升。以 GPT 為例：2020 年 6 月發布的GPT-3 僅可執行翻譯、文本問答任務，2023 年發布的 GPT-4 已經可以實現語音、圖片、代碼問答任務，且可以輸出文本、語音、圖片。預計於2024 年發布的 GPT-5 可能實現視頻傳輸，將重點提升推理能力，往多模態方向發展（2024 年 2 月 16 日 OpenAI 發布文生視頻大模型 Sora，可根據文本生成長達 1 分鐘的視頻）。OpenAI 創始人 Altman 在 2024 年達沃斯經濟論壇上表示，如果說 GPT-4 可以實現人類 10%的任務，那麼GPT-5 將達到 15%-20%。2022 年，全球生成式 AI 市場規模達 107.9 億美元。根據 Precedence Research，2022-2032 年全球生成式 AI 市場規模CAGR 預計達 27.03%，2032 年全球生成式 AI 市場規模將達 1180.6 億美元。
模型優化升級帶動 AI伺服器出貨量增加。根據OpenAI 提出的縮放法則，大模型表現與其規模強相關。因此，更大的參數量和訓練文本依然是通用大模型的發展路徑。模型算力需求與參數量和數據集正相關。伴隨著模型結構逐步優化，模型的參數量、預訓練數據量進一步提升，訓練所消耗的資源和對超算算力需求也呈現指數級別增長。未來三年，超算算力需求將提升超過 10 倍，而 AI 伺服器是算力的核心。TrendForce 預計2023 年 AI 伺服器出貨量將增長 38.4%，達到近 120 萬台，2026 年 AI伺服器出貨量將達到近 240 萬台，預計 2022~2026 年 AI 伺服器出貨量CAGR 為 22%。
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