此举可有效减少芯片内部空间浪费。
三星电子晶圆代工推出全新温度传感器设计IP，一举解决2纳米等最尖端极微工艺的最大难题发热问题与面积效率，以此构筑差异化领先竞争力。根据ISSCC 2026发布资料，三星电子开发出一项新技术，将原本置于芯片前端工艺（FEoL）的温度传感器移至后端布线层（BEoL），完全不占用核心运算区域面积。业内预计，此举可有效减少芯片内部空间浪费。
微缩工艺触顶瓶颈，“后置布局”释放空间
半导体工艺不断微缩，芯片内部热密度会急剧攀升。若热量无法得到有效控制，漏电流将呈指数级增长，严重损害能效表现。此前，无晶圆厂半导体设计企业为监测温度，均在芯片前端工艺（FEoL）区域内置温度传感器。但该方案存在致命缺陷：传感器会挤占本应安放晶体管等核心运算器件的空间，而晶体管正是芯片的“大脑”。
一位IP行业人士表示：“工艺越先进，热密度与漏电流增幅越大，因此温度传感器的精度与布局直接决定芯片整体性能。沿用传统方案占用FEoL区域，势必浪费运算器件布局的黄金空间。”
为破解这一难题，业内长期研究利用芯片后端金属布线层（BEoL）的“金属电阻”打造温度传感器。但核心障碍在于检测精度：通常采用后端布线层的方案，温度检测精度会低于前端传感器；若强行提升精度，又会导致数据转换速度变慢，陷入两难困境。
三星此次推出的2纳米温度传感器IP，成功突破这一技术壁垒，方案采用后端布线层，完全不占用核心运算区域面积，同时大幅提升检测精度、显著缩短转换时间。
密集“多点测温”绘制芯片内部热分布图
业内评价，该技术并非单纯的工艺优化，更有望成为下一代芯片设计的核心解决方案。由于传感器不占用核心面积，可在芯片内部轻松密集布置数十、上百个传感器。半导体行业人士称：“基于金属电阻的后置温度传感器，凭借空间利用率与先进工艺稳定性，被视作下一代半导体设计的极具潜力技术。尤其适合多点测温，可精准捕捉芯片各处温度，实时绘制‘热分布图’。”
业内分析称，该技术可无死角实时监测热量集中的热点区域，从而极为精准地避免因发热导致的强制性能降频。
能否成为Exynos的救星？
晶圆代工市场最大焦点，在于该技术能否落地应用。目前该技术在2纳米工艺设计套件（PDK）中的集成程度尚未明确。但业内预计，三星电子将积极考虑将其应用于自研移动应用处理器（AP）Exynos等高性能芯片。
据悉，三星电子以今年量产为目标的Exynos 2700（Ulysses），设计推进相对顺利。同时，三星电子正在研发下一代移动AP Exynos 2800，代号为Vanguard，目标年内完成流片。Exynos 2800将采用三星电子最先进的2纳米工艺量产，具体将搭载第二代2纳米工艺的改进版本SF2P+。三星电子原计划从2027年起量产1.4纳米工艺（SF1.4），但后来决定将重心转向良率稳定与优化，而非激进推进工艺迭代，因此1.4纳米量产计划将推迟约两年，转而追加投资今年即将量产的SF2P改进版SF2P+。SF2P相比第一代2纳米工艺（SF2）性能提升12%，功耗降低25%，芯片面积缩小8%。SF2P+在此基础上，还将应用光学缩微（Optic Shrink）技术，通过光学技术优化按比例缩小半导体电路尺寸，整体减小芯片面积，有利于进一步提升性能与能效。
值得注意的是，即便Exynos系列完成性能升级，仍在先进工艺漏电流控制、能效优化上遭遇瓶颈。而后置温度传感器，有望为这一长期难题提供突破口。
IP行业人士表示：“采用后端金属电阻方案制造同款系统级芯片（SoC），原本被传感器占用的前端面积，可全部用于运算器件或存储单元。最终既能在同等性能下缩小芯片尺寸，也能在相同尺寸内集成更多功能，带来显著设计优势。”
目前三星电子已将2nm工艺良率提升至最高60%以上。该工艺良率在去年下半年时还仅停留在20%区间。作为对比，台积电2nm工艺良率在60%~70%水平，半导体工艺良率的提升，不仅能够降低制造成本，也能带来更多新订单机会。
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