引言
平面型晶體管器件結構的 FEOL（前道工序）、MOL（中間工序）和 BEOL（後道工序）工藝。請注意，平面方法適用於 22nm 和更大的工藝節點，而 14nm 和更小的工藝節點通常使用三維立體結構。
圖12D 平面晶體管製造步驟
典型的 2D 平面晶體管製造步驟如圖1所示。CMOS 器件通常在 p 型 <100> 硅襯底上製造，該襯底有 p 型外延層，器件在其上形成。外延層是通過熱處理工藝將二氯氫硅或三氯氫硅在 1200°C 左右與氫氣發生反應，並在硅襯底上生長硅單晶層。
p型外延硅晶圓
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一、前道工序
1.1 襯墊層和氮化硅
CMOS工藝的第一步是在經過氫鈍化的外延層頂部形成一個二氧化硅襯墊層（見圖2）。氧化物減少了由晶圓與隨後的氮化硅層之間的應力所產生的任何晶體位錯。襯墊層（Pad Oxide）必須具有高電阻率（>1020 Ohm-cm）、高能帶隙（~9 eV）和高擊穿場強（>10MV/cm）。此外，它們對 HF 具有高度刻蝕選擇性，是器件製造中的理想特性。氧化物的厚度為 10~50 nm，通常使用干氧化工藝生長。接下來，在襯墊層上再沉積一層氮化硅。該層是在工藝後期充當化學機械拋光（CMP）步驟的停止層。氮化硅薄膜可以使用低壓化學氣相沉積（LPCVD）工藝沉積。
圖2. 襯墊層和氮化硅的沉積
1.2 淺槽隔離
在 CMOS 器件中，填充介電絕緣體的淺溝槽用於電氣隔離 NMOS 和 PMOS 的有源區域。氮化硅層使用光刻工藝進行圖案化。
光刻的第一步是沉積一層光刻膠。光刻膠是一種光敏有機材料，在暴露於適當波長的光後，它們會更多地（正膠）或更少（負膠）溶解於選定的溶劑。光刻膠使用一種稱為旋塗的工藝進行應用。晶圓以高角速度（5000 rpm）旋轉，同時將光刻膠的粘性液體溶液注入到中心。離心力會將光刻膠溶液驅動到邊緣，並在上面沉積一層厚度非常均勻的光刻膠塗層。該層的目標厚度因 CMOS 工藝而異。
在光刻膠層形成之後，要在高溫下進行“軟烘烤”，以去除溶解光刻膠的溶劑。一旦光刻膠層乾燥，就使用光曝光對其進行圖案化。通常，CMOS 工藝使用紫外光（UV），並使用稱為“步進器”的工具進行步進和重複圖案化。曝光後，帶有光刻膠的晶圓需要再次進行烘烤，進一步硬化留在未曝光區域的光刻膠層。接下來，進行顯影步驟，該步驟會溶解曝光區域中的光刻膠，從而按照掩模在氮化硅層上形成所需的圖案。
圖3. 淺槽刻蝕工藝
一旦形成了掩模，就可以創建隔離溝槽（見圖3）。這是通過刻蝕溝槽到硅襯底中，然後沉積二氧化硅來回填溝槽。晶圓（含光刻膠及下方氮化硅）首先進行等離子刻蝕工藝，以去除那些未被光刻膠覆蓋的區域（氮化硅、襯底層和外延層）中的材料，從而形成溝槽。
我們需要一系列的等離子體化學來刻蝕這些不同的材料。氮化硅層使用氟蝕刻去除，該蝕刻使用六氟化硫作為氟源。襯底層同樣使用氟蝕刻去除，但使用四氟化碳作為氟源。最後，使用二氟乙烯和六氟化硫的混合物作為氟源，去除外延層中的硅。造成這些不同化學成分的原因在於，需要優化每個去除層的蝕刻速率和蝕刻方向性。
溝槽形成後，使用等離子體“剝離”工藝（也稱灰化）去除光刻膠層，然後進行濕法清洗工藝。隨後二氧化硅溝槽填充步驟使用高密度等離子體化學氣相沉積（HDP-CVD） 工藝和有機硅（TEOS）與臭氧反應。可流動化學氣相沉積（FCVD）工藝可用於 14nm 以上的工藝節點，取代 TEOS 氧化物溝槽填充。
圖4. 化學機械拋光
淺槽隔離工藝的最後一步是化學機械拋光（CMP），以建立適合進一步加工的光滑、平坦的表面（見圖4）。氮化硅層充當“停止層”，並防止淺槽中氧化物被過度去除。在 CMP 之後，在 140°C 下使用磷酸去除剩餘的氮化硅，並使用氫氟酸去除襯墊層，最後使用乾熱氧化工藝在暴露的硅表面上生長出一層新的氧化物。
1.3 雙阱
CMOS 工藝流程的下一步驟是，在由淺槽定義的開放晶圓表面區域上形成具有活性的 N 阱和 P 阱區域。
圖5.P 阱離子注入
首先，對光刻膠進行沉積和圖案化，使 N 阱區域被掩蔽，P 阱區域暴露出來（圖5）。然後，對晶圓進行離子注入，將硼沉積到暴露的 P 阱區域中。
採用不同的離子能量創建阱，這些區域在不同深度具有不同的摻雜濃度。在離子注入過程中，首先在高真空條件下將硼源電離，在氣相中產生 11B 離子。源可以是固體靶材或氣態硼化合物，這取決於所使用的設備。摻雜劑原子在阱中的最終位置和濃度分別取決於離子能量和暴露時間。
在離子注入 P 阱後，以類似的方式創建 N 阱。阱形成的最後一步是對晶圓進行快速熱退火，以消除在注入過程中可能發生的任何晶格損傷，並在阱中建立連續的垂直摻雜劑濃度曲線。
1.4 柵極
柵極工藝的第一步是濕法清洗，先去除任何殘留的污染物和薄的熱氧化層，留下氫鈍化的硅表面。之後，在阱的裸露硅上生長出一層薄薄的柵極氧化物。
先進制程的 CMOS 器件使用多層柵極氧化物結構，該結構採用阻擋層和高介電常數（high-k）材料。與二氧化硅相比，原子層沉積（ALD）沉積的 high-k 材料具有相當的氧化層厚度下，耐受更強的電場。這使得柵極的物理厚度更大，從而防止了在薄的二氧化硅柵極中可能發生的量子隧穿和漏電流。
柵極工藝的下一步是使用高摻雜多晶硅形成柵電極，該硅通過 CVD 沉積。
圖6. 柵極製備沉積工藝
首先，在柵極氧化物上沉積一層未摻雜的多晶硅（400~500 nm）（圖6）。多晶硅通常使用 LPCVD 工藝沉積。在先進制程器件中，在多晶硅沉積之前，可以在氧化物上沉積阻擋層（如 TiN）。阻擋層用於減少或消除雜質從多晶硅擴散到柵極氧化物中。
圖7. 阻擋層及重摻源/漏極
然後，使用熱氧化處理將多晶硅氧化，在柵極結構的多晶硅核心周圍形成一層氧化物。接下來，在柵極結構上 LPCVD 沉積一層氮化硅（圖7），然後對氮化物層進行等離子蝕刻，在多晶硅柵極的兩側留下氮化硅側壁。
1.5 金屬接觸
使用緩衝氧化物刻蝕液（BOE）對晶圓進行短時間（~1min）氧化物刻蝕，以去除多晶硅柵極頂部以及源、漏極區域表面的熱氧化物。接下來，通過 PVD 濺射在柵極、源極、漏極區域沉積一層鈦或鎳（圖8）。
圖8. 金屬接觸
接下來是快速熱處理，將金屬與硅接觸的區域轉化為硅化鈦或硅化鎳，從而產生柵極、源極和漏極的頂層。然後將硅化物層在硫酸中刻蝕，去除任何剩餘的元素金屬。鈦或鎳的硅化物改善了金屬化與柵極、源極和漏極之間的歐姆接觸。
二、中間工序
所有晶體管均在前道工序（FEOL）階段完成。下一階段是中間工序（MOL），該工藝將介電隔離的金屬與柵極、源極和漏極產生接觸。
該過程的第一步是使用 CVD TEOS-oxide 或 FCVD-oxide 工藝沉積金屬前介質層（PMD）。TEOS-oxide 和 FCVD-oxide 工藝用於該層，因為它們具有出色的台階覆蓋特性，可確保柵極結構的保形覆蓋。使用 CMP 對 TEOS-oxide 或 FCVD-oxide 介電層進行調平，然後進行圖案化和 RIE 刻蝕，以打開與柵極和源極/漏極的接觸孔，之後進行清洗以去除光刻膠殘留物。
RIE 去除了 PMD 和氮化硅阻擋層，暴露了源極和漏極的硅化物觸點。原子層沉積（ALD）用於將孔、裸露的硅與 Ti/TiN 襯墊層和鎢種籽層對齊以進行成核。Ti/TiN 在金屬沉積過程中保護硅免受氟的侵蝕。CVD 工藝用於導電金屬鎢的接觸孔填充。在最後的 MOL 步驟中，應用 CMP 來調平並去除多餘的金屬。
▲圖9. 二級金屬工藝
基於 TEOS 的 CVD 工藝用於沉積第二層電介質，通常稱為金屬間介質層（IMD）。該介電層使用傳統的光刻工藝進行圖案化，以在第一層金屬上創建接觸孔，該金屬與源極/漏極區域接觸。二級金屬工藝中，採用濺射沉積工藝和光刻技術對鋁銅合金進行沉積和圖案化（圖9）。
到這個階段，CMOS 晶體管結構就完成了。接下來的後道工序（BEOL）步驟，將晶體管連接在一起的互連。
三、後道工序
到目前為止創建的特徵尺寸以 10nm 為單位進行測量。對於最高層，後端互連的尺寸範圍從 10nm 到微米不等。這些互連允許器件連接到電源並執行設計的邏輯計算或內存功能。基於 TEOS 的 PECVD 工藝用於沉積第二層介電氧化物，也稱 IMD 或低 k 介電層。該介電層經過圖案化，以創建溝槽，這些溝槽將填充銅，以連接到與源極/漏極區域和柵極接觸的鎢塞。
沉積氮化鉭（TaN）的阻擋層和鉭（或鈷、釕）的襯墊層，以確保電子傳輸的完整性並避免銅遷移。通過 PVD 沉積的銅籽晶層通常用於增強附着力，並促進隨後的銅電鍍或電化學沉積（ECD）。在通過 ECD 沉積銅之後，CMP 用於將銅去除到阻擋層/襯墊層。然後，一個單獨的 CMP 步驟去除阻擋和內襯材料，露出低 k 介電層和電化學沉積的銅。
製造過程的下一階段會產生額外的金屬化和介電結構。這需要 PECVD、光刻、刻蝕、CMP 和濕法清洗等多個步驟。重複使用 PVD、CVD、ALD 用於襯墊層/阻擋層/籽晶層建立，ECD 則用於 Cu 溝槽溢出。該過程在芯片布局的邏輯設計中，與相鄰的單元之間創建一個互連網絡（圖10）。
圖10.（左）典型CMOS邏輯模型 （右） SEM截面
根據芯片設計，這些序列可能會重複 11~14 次，以達到毫米大小的觸點的最終目標，準備好與外界連接。
