在1990年之前，柵極長度的減小几乎完全線性，從「Xnm」的名稱就直觀反映出晶元的性能。每代晶體管的長和寬都是上一代的0.7倍（長度0.7*寬度0.7=0.49），也就是單個晶體管的面積縮小到原來的0.5倍，印證摩爾定律晶體管密度翻倍的描述。比如 180nm>130nm>90nm>65nm>45nm>32nm>22nm ，其中「X」指的就是晶元柵極的長度，也就是MOS 晶體管的源極到漏極的距離。隨著先進位程的數字越小，對應的晶體管密度越大，晶元功耗也就越低，性能則越高。
製程不再等於柵長
在之後的技術演進中，製程節點減小速度加快，大約為0.72倍, 並且不再完全線性。場效應晶體管也逐漸脫離原本固定的結構，比如FinFET的空間結構晶體管出現，溝道變成了三維環繞，溝道長度逐漸不能代表工藝的最高精度。7nm、5nm、3nm也不再是溝道長度的代表，它作為一個等效長度，只是一個數字。
柵極的長度是晶元製造工藝的一個重要指標，柵極的長度越小，源極和漏極之間流過的電流就會越快；鰭片間距（Fin Pitch）也是衡量工藝先進性的一個重要參數，在FinFET 晶體管時期，增加 fin（鰭）高度、減少fin之間的間距就能有效增加驅動電流，從而提高效率；其他的衡量指標還有金屬間距和邏輯單元等，金屬間距越小需要克服的電容效應越小；邏輯單元的最小單元高度越低，在3D堆疊上更有優勢。
晶元性能的最直觀的衡量標準則是邏輯晶體管密度，晶體管密度越大，意味著在同等的空間內，能容納更多的晶體管，晶體管數量越多，則晶元內的處理運算單元越強，晶元的處理能力越強。晶體管密度越大，說明晶體管之間的距離越近，電子在移動中的損耗也越小，功耗也能得到提升。
三家代工巨頭的技術參數對比
通過這些指標的對比，也可以一覽英特爾、三星、台積電幾家的製程區別。（MTr/mm2指的是每平方毫米有幾百萬個晶體管）
在10nm製程中，從技術水平來看，不論是鰭片間距、柵極長度、金屬間距、邏輯單元高度，英特爾都是三家公司中的佼佼者，具體參數對比可以發現：
英特爾在10nm製程的柵極間距是台積電和三星在7nm才能達到的技術水平；其10nm的最小金屬間距甚至與三星與台積電的5nm製程不相上下；在邏輯晶體管密度中的對比，可以發現英特爾佔據了更大的優勢（見下圖）。
(預估值來自digitimes）
在10nm製程下，英特爾的邏輯晶體管密度大約為1.01億個/mm2，而台積電和三星只有英特爾的一半，7nm時仍不及英特爾的10nm，甚至英特爾的10nm可以與三星的5nm有所比較。不過這些數字直接比較也存在部分誤差，一方面在於計算晶體管密度的方法；另一方面在於各家的單元庫大小不一。
比如：英特爾10nm 工藝就有三種不同類型的邏輯單元庫，分別是 HD（高密度，short libraries 短庫）、HP（高性能，mid-height libraries 中等高度庫）、UHP（超高性能，tall libraries 高庫）。越短的單元庫，功耗越低，密度越高，不過峰值性能也越低。
英特爾列出的 100.8 MTr/mm²，指的其實是 HD 高密度庫（單元高 272nm，8 fins）。其他兩種單元庫的密度分別為：HP（高性能）單元庫密度 80.61 MTr/mm²（單元高 340nm，10 fins）；UHP（超高性能）單元庫晶體管密度 67.18 MTr/mm²（單元高408nm，12 fins）。
正如台積電的研究副總裁的Philip Wong在Hot Chips 31上所說：現在「Xnm」代表的只是技術的迭代，就像車型號一樣不具有明確的意義。這也是後來英特爾「晶元新工藝命名新規」，採用Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A等規則來重新定義晶元製程工藝的原因。晶元的工藝先進性也不能只通過多少納米製程來判斷。
各家EUV及GAA的入局時間
眾所周知，英特爾在10nm良率問題上卡了頗久，其10nm節點沒有選擇EUV，選擇繼續使用ArF DUV，並且沒有按照摩爾定律晶體管密度提高2倍，而是冒險的提高了2.7倍，這都是10nm受阻的重要因素，英特爾10nm工藝還引入了昂貴材料鈷替代銅，鈷作為下部互聯層可使電遷移性能提高1000倍，同時層間通孔電阻也可以減少一半，大大增加了晶元的耐用性，同時鈷的硬度也帶來了各種各樣的問題，英特爾的10nm性能強勁也不無道理。
不過，英特爾的7nm和10nm在一定程度上是並行的，7nm工藝會是他們首個使用EUV光刻技術+FinFET的工藝，可以做到每平方毫米1.8億顆晶體管的密度。但7nm還未能面世。前段時間英特爾CEO基辛格在接受美媒採訪時表示：工程師在7nm工藝上發現了一些缺陷，目前正在了解這些缺陷，並有計劃解決7nm工藝問題。
三星和台積電兩家fab的工藝路線方向已經發生了較大差異。一方面，在7nm時代，三星就率先在多個疊層採用了EUV（極紫外）光刻。而台積電直到N7+才用上了4層EUV光刻層。另一方面，在3nm三星的晶體管結構已經從FinFET，演進至GAAFET，而台積電對於GAAFET的應用要等到2nm。
在製程更迭戰中幾家晶元巨頭可謂是爭得水深火熱，不同的命名規則讓整個市場陷入「製程焦慮」，然而產品終究要進入市場，具體性能還需要市場的檢驗。在這場戰役中，各方都在鉚足勁頭在製程上向前沖，這其中除了命名規則的盲點，背後的功耗問題也正在凸顯。
「製程焦慮」忽視的良率矛盾
良率這個問題下最具有代表性的就是「5nm功耗集體翻車」事件。
其中包括使用三星5nm代工的高通驍龍888，與台積電5nm代工的海思麒麟9000和蘋果A14。
功耗問題從何而來？為提高晶元的性能，就需要把電子開關對電流通斷的控制能力提高，以加快開關的速度。這意味著，開關要在更小尺寸的情況下通過更大的電流。開關的尺寸越小，對製備工藝的要求就越高，這使得開關在關閉狀態下，會有更多泄漏電流。這部分產生的功耗是不可控的，是否產生功耗將直接由工藝的穩定性決定。
也就是說，工藝的穩定性決定功耗的大小，功耗也是晶元良率的重要參數。
一種較成熟的工藝一般會有超過90%的良品率。而三星代工生產的高通Snapdragon 8 Gen 1良率僅為35%左右。在同一條生產線上生產的 Exynos 2200 的良率甚至低於此值，因此三星內部也連忙啟動了對5nm代工良率問題的調查。
再看3nm製程的良率。3nm良率拉升難度大飆，台積電為此已不斷修正3nm製程，且劃分出N3、N3E與N3B等多個版本，尋求最合適的方案且符合不同客戶需求，但3nm製程方案到現在還是有很多問題。按原計劃，蘋果A16晶元，本應是首批採用台積電3nm工藝的產品，但是經過幾輪輾轉，蘋果只能選用由5nm工藝改良而來的4nm工藝。不過近日，台積電宣布：「3 納米製程的發展符合預期，良率高，將在第四季度晚些時候量產。」屆時良率還需實測。
三星首批3nm晶元已經進入風險量產階段，但是晶體管密度、功耗、良率都不盡如人意，早期產品也只是結構相對簡單的礦機晶元。
良率反映的是直接利潤，晶圓良率越高，同一片晶圓上產出的質量合格的晶元數量就越多，如果晶圓價格是固定的，質量合格的晶元數量越多就意味著每片晶圓的產量越高，每顆晶元的成本就越低，那麼理所當然，利潤也就越高。
如今不管是台積電、三星還是英特爾、IBM都在追逐2nm，不知在先進工藝的追逐戰中，背後的良率問題是否得到了重視。
結語
1965年，時任仙童半導體公司研究開發實驗室主任的戈登·摩爾為《電子學》雜誌寫了一篇觀察評論報告，在報告中摩爾提到，工程師可以不斷縮小晶體管的體積，晶元中的晶體管和電阻器的數量每18個月左右會翻番，半導體的性能與容量將以指數級增長，並且這種增長趨勢將繼續延續下去。他的這種預測，被稱為「摩爾定律」。
如今，晶元發展路線圖正在偏離摩爾定律，先進位程的爭奪也已經變得更加複雜，由於晶元製程帶來的焦慮也愈發明顯。
