引言
平面型晶体管器件结构的 FEOL（前道工序）、MOL（中间工序）和 BEOL（后道工序）工艺。请注意，平面方法适用于 22nm 和更大的工艺节点，而 14nm 和更小的工艺节点通常使用三维立体结构。
图12D 平面晶体管制造步骤
典型的 2D 平面晶体管制造步骤如图1所示。CMOS 器件通常在 p 型 <100> 硅衬底上制造，该衬底有 p 型外延层，器件在其上形成。外延层是通过热处理工艺将二氯氢硅或三氯氢硅在 1200°C 左右与氢气发生反应，并在硅衬底上生长硅单晶层。
p型外延硅晶圆
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一、前道工序
1.1 衬垫层和氮化硅
CMOS工艺的第一步是在经过氢钝化的外延层顶部形成一个二氧化硅衬垫层（见图2）。氧化物减少了由晶圆与随后的氮化硅层之间的应力所产生的任何晶体位错。衬垫层（Pad Oxide）必须具有高电阻率（>1020 Ohm-cm）、高能带隙（~9 eV）和高击穿场强（>10MV/cm）。此外，它们对 HF 具有高度刻蚀选择性，是器件制造中的理想特性。氧化物的厚度为 10~50 nm，通常使用干氧化工艺生长。接下来，在衬垫层上再沉积一层氮化硅。该层是在工艺后期充当化学机械抛光（CMP）步骤的停止层。氮化硅薄膜可以使用低压化学气相沉积（LPCVD）工艺沉积。
图2. 衬垫层和氮化硅的沉积
1.2 浅槽隔离
在 CMOS 器件中，填充介电绝缘体的浅沟槽用于电气隔离 NMOS 和 PMOS 的有源区域。氮化硅层使用光刻工艺进行图案化。
光刻的第一步是沉积一层光刻胶。光刻胶是一种光敏有机材料，在暴露于适当波长的光后，它们会更多地（正胶）或更少（负胶）溶解于选定的溶剂。光刻胶使用一种称为旋涂的工艺进行应用。晶圆以高角速度（5000 rpm）旋转，同时将光刻胶的粘性液体溶液注入到中心。离心力会将光刻胶溶液驱动到边缘，并在上面沉积一层厚度非常均匀的光刻胶涂层。该层的目标厚度因 CMOS 工艺而异。
在光刻胶层形成之后，要在高温下进行“软烘烤”，以去除溶解光刻胶的溶剂。一旦光刻胶层干燥，就使用光曝光对其进行图案化。通常，CMOS 工艺使用紫外光（UV），并使用称为“步进器”的工具进行步进和重复图案化。曝光后，带有光刻胶的晶圆需要再次进行烘烤，进一步硬化留在未曝光区域的光刻胶层。接下来，进行显影步骤，该步骤会溶解曝光区域中的光刻胶，从而按照掩模在氮化硅层上形成所需的图案。
图3. 浅槽刻蚀工艺
一旦形成了掩模，就可以创建隔离沟槽（见图3）。这是通过刻蚀沟槽到硅衬底中，然后沉积二氧化硅来回填沟槽。晶圆（含光刻胶及下方氮化硅）首先进行等离子刻蚀工艺，以去除那些未被光刻胶覆盖的区域（氮化硅、衬底层和外延层）中的材料，从而形成沟槽。
我们需要一系列的等离子体化学来刻蚀这些不同的材料。氮化硅层使用氟蚀刻去除，该蚀刻使用六氟化硫作为氟源。衬底层同样使用氟蚀刻去除，但使用四氟化碳作为氟源。最后，使用二氟乙烯和六氟化硫的混合物作为氟源，去除外延层中的硅。造成这些不同化学成分的原因在于，需要优化每个去除层的蚀刻速率和蚀刻方向性。
沟槽形成后，使用等离子体“剥离”工艺（也称灰化）去除光刻胶层，然后进行湿法清洗工艺。随后二氧化硅沟槽填充步骤使用高密度等离子体化学气相沉积（HDP-CVD） 工艺和有机硅（TEOS）与臭氧反应。可流动化学气相沉积（FCVD）工艺可用于 14nm 以上的工艺节点，取代 TEOS 氧化物沟槽填充。
图4. 化学机械抛光
浅槽隔离工艺的最后一步是化学机械抛光（CMP），以建立适合进一步加工的光滑、平坦的表面（见图4）。氮化硅层充当“停止层”，并防止浅槽中氧化物被过度去除。在 CMP 之后，在 140°C 下使用磷酸去除剩余的氮化硅，并使用氢氟酸去除衬垫层，最后使用干热氧化工艺在暴露的硅表面上生长出一层新的氧化物。
1.3 双阱
CMOS 工艺流程的下一步骤是，在由浅槽定义的开放晶圆表面区域上形成具有活性的 N 阱和 P 阱区域。
图5.P 阱离子注入
首先，对光刻胶进行沉积和图案化，使 N 阱区域被掩蔽，P 阱区域暴露出来（图5）。然后，对晶圆进行离子注入，将硼沉积到暴露的 P 阱区域中。
采用不同的离子能量创建阱，这些区域在不同深度具有不同的掺杂浓度。在离子注入过程中，首先在高真空条件下将硼源电离，在气相中产生 11B 离子。源可以是固体靶材或气态硼化合物，这取决于所使用的设备。掺杂剂原子在阱中的最终位置和浓度分别取决于离子能量和暴露时间。
在离子注入 P 阱后，以类似的方式创建 N 阱。阱形成的最后一步是对晶圆进行快速热退火，以消除在注入过程中可能发生的任何晶格损伤，并在阱中建立连续的垂直掺杂剂浓度曲线。
1.4 栅极
栅极工艺的第一步是湿法清洗，先去除任何残留的污染物和薄的热氧化层，留下氢钝化的硅表面。之后，在阱的裸露硅上生长出一层薄薄的栅极氧化物。
先进制程的 CMOS 器件使用多层栅极氧化物结构，该结构采用阻挡层和高介电常数（high-k）材料。与二氧化硅相比，原子层沉积（ALD）沉积的 high-k 材料具有相当的氧化层厚度下，耐受更强的电场。这使得栅极的物理厚度更大，从而防止了在薄的二氧化硅栅极中可能发生的量子隧穿和漏电流。
栅极工艺的下一步是使用高掺杂多晶硅形成栅电极，该硅通过 CVD 沉积。
图6. 栅极制备沉积工艺
首先，在栅极氧化物上沉积一层未掺杂的多晶硅（400~500 nm）（图6）。多晶硅通常使用 LPCVD 工艺沉积。在先进制程器件中，在多晶硅沉积之前，可以在氧化物上沉积阻挡层（如 TiN）。阻挡层用于减少或消除杂质从多晶硅扩散到栅极氧化物中。
图7. 阻挡层及重掺源/漏极
然后，使用热氧化处理将多晶硅氧化，在栅极结构的多晶硅核心周围形成一层氧化物。接下来，在栅极结构上 LPCVD 沉积一层氮化硅（图7），然后对氮化物层进行等离子蚀刻，在多晶硅栅极的两侧留下氮化硅侧壁。
1.5 金属接触
使用缓冲氧化物刻蚀液（BOE）对晶圆进行短时间（~1min）氧化物刻蚀，以去除多晶硅栅极顶部以及源、漏极区域表面的热氧化物。接下来，通过 PVD 溅射在栅极、源极、漏极区域沉积一层钛或镍（图8）。
图8. 金属接触
接下来是快速热处理，将金属与硅接触的区域转化为硅化钛或硅化镍，从而产生栅极、源极和漏极的顶层。然后将硅化物层在硫酸中刻蚀，去除任何剩余的元素金属。钛或镍的硅化物改善了金属化与栅极、源极和漏极之间的欧姆接触。
二、中间工序
所有晶体管均在前道工序（FEOL）阶段完成。下一阶段是中间工序（MOL），该工艺将介电隔离的金属与栅极、源极和漏极产生接触。
该过程的第一步是使用 CVD TEOS-oxide 或 FCVD-oxide 工艺沉积金属前介质层（PMD）。TEOS-oxide 和 FCVD-oxide 工艺用于该层，因为它们具有出色的台阶覆盖特性，可确保栅极结构的保形覆盖。使用 CMP 对 TEOS-oxide 或 FCVD-oxide 介电层进行调平，然后进行图案化和 RIE 刻蚀，以打开与栅极和源极/漏极的接触孔，之后进行清洗以去除光刻胶残留物。
RIE 去除了 PMD 和氮化硅阻挡层，暴露了源极和漏极的硅化物触点。原子层沉积（ALD）用于将孔、裸露的硅与 Ti/TiN 衬垫层和钨种籽层对齐以进行成核。Ti/TiN 在金属沉积过程中保护硅免受氟的侵蚀。CVD 工艺用于导电金属钨的接触孔填充。在最后的 MOL 步骤中，应用 CMP 来调平并去除多余的金属。
▲图9. 二级金属工艺
基于 TEOS 的 CVD 工艺用于沉积第二层电介质，通常称为金属间介质层（IMD）。该介电层使用传统的光刻工艺进行图案化，以在第一层金属上创建接触孔，该金属与源极/漏极区域接触。二级金属工艺中，采用溅射沉积工艺和光刻技术对铝铜合金进行沉积和图案化（图9）。
到这个阶段，CMOS 晶体管结构就完成了。接下来的后道工序（BEOL）步骤，将晶体管连接在一起的互连。
三、后道工序
到目前为止创建的特征尺寸以 10nm 为单位进行测量。对于最高层，后端互连的尺寸范围从 10nm 到微米不等。这些互连允许器件连接到电源并执行设计的逻辑计算或内存功能。基于 TEOS 的 PECVD 工艺用于沉积第二层介电氧化物，也称 IMD 或低 k 介电层。该介电层经过图案化，以创建沟槽，这些沟槽将填充铜，以连接到与源极/漏极区域和栅极接触的钨塞。
沉积氮化钽（TaN）的阻挡层和钽（或钴、钌）的衬垫层，以确保电子传输的完整性并避免铜迁移。通过 PVD 沉积的铜籽晶层通常用于增强附着力，并促进随后的铜电镀或电化学沉积（ECD）。在通过 ECD 沉积铜之后，CMP 用于将铜去除到阻挡层/衬垫层。然后，一个单独的 CMP 步骤去除阻挡和内衬材料，露出低 k 介电层和电化学沉积的铜。
制造过程的下一阶段会产生额外的金属化和介电结构。这需要 PECVD、光刻、刻蚀、CMP 和湿法清洗等多个步骤。重复使用 PVD、CVD、ALD 用于衬垫层/阻挡层/籽晶层建立，ECD 则用于 Cu 沟槽溢出。该过程在芯片布局的逻辑设计中，与相邻的单元之间创建一个互连网络（图10）。
图10.（左）典型CMOS逻辑模型 （右） SEM截面
根据芯片设计，这些序列可能会重复 11~14 次，以达到毫米大小的触点的最终目标，准备好与外界连接。
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