華中科大開發高精度薄膜沉積解決方案，為下一代納米製造提供方向

2022年09月29日17:18:28 科學 1065

早在 60 多年前，美國理論物理學家理乍得·費曼（Richard Feynman）就曾提出：「在未來，我們能按照我們想要的方式排列原子！」

面向集成電路先進制程節點，極小線寬、超高密度、新材料新器件結構的三維集成，對製程工藝精度和可靠性都提出了極嚴苛的要求。

近期，華中科技大學團隊提出了一種「化繁為簡」的高精度薄膜沉積解決方案，他們採用選擇性原子層沉積技術（Atomic layer deposition，ALD），在一系列氧化物襯底進行了介電層堆疊沉積的研究。

相比於繁瑣的光刻、刻蝕等多步工序，上述選擇性原子層沉積可以實現在氧化物襯底上「一步法」介電層對準生長。通過該方法可提升集成電路製造效率與精準度、避免套刻誤差，有望加速半導體領域小型化工藝的進展，為下一代納米製造工藝提供新的方向。

相關成果受到國際半導體科技巨頭的關注，先進制程全球領跑者台積電認為：「選擇性 ALD 能更好地控制沉積過程，是半導體先進節點中的使能技術[1]。」

韓國三星在 Applied Surface Science 上發表評論稱：「區域選擇性 ALD 減少製程步驟的數量來實現自對準製造，是節省時間和成本的方法[2]。」

ALD Academy 創始人、北卡羅萊納州立大學格雷戈里·帕森斯（Gregory N. Parsons）教授對媒體表示：「我們興奮地見證了由自上而下到自下而上這一創新方法轉變的出現。選擇性原子層沉積技術有望助力微電子領域，由華中科技大學團隊提出的材料與製造方法被應用在電子製造流程中[3]。」

此外，該團隊基於選擇性原子層沉積技術的系列論文還受到了該領域研究人員的廣泛關注，包括日本 TEL、韓國 SK 海力士、比利時 IMEC、美國 Lam Research 和 Applied Materials 等[4-8]。

7 月 27 日，相關論文以《表面酸性誘導的氧化鉭在電介質上的固有選擇性原子層沉積》（Surface Acidity-Induced Inherently Selective Atomic Layer Deposition of Tantalum Oxide on Dielectrics）為題發表在Chemistry of Materials 上[9]。

該論文第一作者為華中科技大學機械科學與工程學院博士生李易誠、共同通訊作者為華中科技大學曹坤副教授、陳蓉教授。

用「一步法」實現類似材料表面的選擇性生長

原子尺度協同製造技術是微納製造突破精度極限的關鍵，是特徵尺度為原子至納米範圍的功能結構、器件與系統的設計和製造基礎。因此在微納電子、納米材料等領域的應用，該技術有利於規模化製造的實現。

選擇性原子層沉積技術的特性在於「選擇」，也就是說，其僅在特定表面或特定位置生長，而未被選擇的其他表面則可保持不變。

該研究的主要突破在於，通過「一步法」實現了表面性質類似的氧化物襯底材料的選擇性生長。在以往研究中，選擇性沉積依賴於表面性質差異較大的襯底，比如金屬與電介質或半導體與電介質。

審稿人對該研究評價道：「該研究非常有趣，因為在化學性質相似的底物上獲得了固有的選擇性，並且選擇性非常高。」

另一方面，芯片先進制程中依賴反覆沉積-光刻-刻蝕多步驟，通過「一步法」能有望簡化一部分繁瑣、複雜的工藝步驟。選擇性沉積在一次光刻定義的細微圖案化結構上實現對準生長，能有效避免光刻套刻誤差，通過一步替代多步，減少同精度二次光刻步驟。

在以往研究中，選擇性沉積藉助小分子抑製劑、單分子層鈍化膜等作為模板對特定區域進行沉積阻擋，當特徵尺寸進一步縮小，對三維納米結構的需求增加時，選擇合適的分子模板變得困難，固有選擇性 ALD 由於不使用鈍化分子層模板和去除步驟，是一種重要的方法以簡化工藝。

尤其是在 10nm 以下的先進制程中，由於特徵尺寸縮小，互連密度進一步提升，層數增加到 10 層以上，工藝成本高、良率低。

該方法利用金屬與氧化物之間的差異性，通過前驅體的選取，反應溫度、分壓動力學調控，實現低介電材料在氧化物表面生長實現高精度自對準，極具發展優勢。

圖丨表面酸度誘導的相似材料表面的固有選擇性原子層沉積（來源：Chemistry of Materials、該團隊）

該研究始於一次偶然的實驗發現，在研究過程中，最大的難點在於相似的氧化物表面如何實現差異化的選擇性沉積。他們經歷了反覆試錯、調整，循環往複前進上升的過程。

該團隊介紹：「在這種類似的氧化物表面，我們想實現選擇性沉積，就需要大量工藝嘗試來放大它的表面差異。」

研究人員發現了原子層沉積前驅體在氧化物表面反應特定的氫傳遞機制，發現在該體系中，氧化物載體的酸鹼性差異是影響前驅體在表面化學吸附的關鍵因素，從而實現了選擇性沉積。

自下而上將結構一層層「搭建」起來

通常，芯片製程反映了芯片的性能。科學家往往用 28nm、14nm、7nm、5nm 等來表示集成電路的先進性，越小的製程性能越優越。

以手機處理器中 5nm 製程的芯片為例，在這麼小的尺度、這麼高的密度下，其製造挑戰是巨大的。通過選擇性沉積基礎研究的原理創新以及方法改進，可以逐步提高加工精度極限，從而有望解決可實用複雜納米結構製造問題。

目前，原子層沉積技術、選擇性原子層沉積在全球尚處於探索階段，換句話說，在原子沉積技術上，中國與國外是「並行」的狀態。

「這個技術使用在芯片領域，還需要比較漫長的過程。但值得關注的是，一旦國外開始將該技術應用於芯片領域，由於我們於國外研發幾乎同期、技術水平也相當，我們可做到該技術自主而不被『卡脖子』。」該團隊表示。

圖丨陳蓉教授團隊選擇性原子層沉積小組（來源：該團隊）

當然，芯片製程只是該技術的應用場景之一，在金屬上生長、高介電常數材料在和金屬柵體表面一些自對準生長，能擴大工藝窗口，讓該工藝可真正在產業使用，包括相關設備的研發等，使工藝和設備得以配套。

不同於一般化學沉積法的自下而上，原子層沉積是自上而下發展，這相當於顛覆了傳統的加工製造過程。自下而上，意味着與傳統從上而下的光刻、刻蝕等工藝不同，而是「自下而上」一層層將結構像樂高積木那樣「搭建」起來，這樣可將結構做得更精細，也滿足集成電路領域小型化發展的市場需求。

該團隊介紹：「選擇性沉積是業界期待的變革性技術，包括IMEC、Lam Research、台積電等都在積極研發相關技術。」

有報告顯示，現在集成電路行業增長最快、達到兩位數的設備，是光刻機和原子層沉積設備。這說明原子層沉積在往後的芯片先進制程中必不可少，而且也是該領域增長最快的方向之一。

據悉，目前該團隊已獲得基本的展示樣品，並正在與相關公司進行技術的產業轉化。該團隊表示，「未來我們將更多地和企業加強合作，真正地在芯片製程把該工藝用上。與此同時，我們也會解決一些工程化的問題。」未來如果將該技術在生產線應用，需要考慮更多貼合實際生產方面的問題，例如工藝可靠性、對工藝良率的影響、工藝成本等。

深耕原子層沉積十餘年，為納米製造領域的終極解決方案不懈努力

陳蓉教授是選擇性原子層沉積技術最早一批的研究學者，併兼備產業和科研的相關經驗。她博士畢業於斯坦福大學，研究方向是原子層沉積技術在芯片中的高介電金屬閘極技術製程（high-k/metal gate）工藝中的應用。

陳蓉在博士畢業後曾在美國應用材料公司和美國英特爾研究院擔任高級技術職務，從事電子器件製備工藝及相關工藝設備的研究開發。2011 年，她歸國入職華中科技大學，並成立獨立課題組。

陳蓉教授課題組在原子沉積技術方向已探索多年，該課題組研究方向包括選擇性原子層沉積方法，納米顆粒製備與改性，柔性電子製造薄膜生長工藝與裝備，光電顯示、光電轉換器件製備。

他們開發圍繞原子層沉積技術還進行了不同工藝的理論創新，以及應用拓展。該團隊揭示了前驅體鍵合能與基底表面吸附能共同驅動的定位生長機制，建立選擇性分區判定準則，首次提出晶面選擇性 ALD 工藝，精度突破至原子級[10-14]。

圖丨陳蓉教授團隊合影（來源：該團隊）

理論方面，面向原子尺度的製造精度要求，該團隊進一步提出了在同種材料的晶面/位點的選擇性生長機理。通過研究表面最基本的反應機理，包括用量子力學第一性原理計算去研究表面反應，包括一些吸附勢壘這些基礎的問題，以解釋選擇性沉積的源頭。

目前，該課題組在半導體製造工藝、發光顯示、光通訊等技術方面也與相關公司進行產學研合作，部分研究成果進行了轉化，有望進一步推進工程化應用。未來，他們還將開拓原子層沉積到更廣泛的應用領域，比如光伏、傳感器、光學鍍膜等方面。

在原子水平上，他們有新的作用力，新的可能性，新的效應，製造和再生產的問題將大不相同。例如，要實現高精度納米製造，需要深入研究原子級沉積的機理；雖然表徵技術正在蓬勃發展，但單原子表徵和操縱技術仍有很大的改進空間；為了實現複雜的納米結構製造，多種材料的多工藝耦合是必不可少的。但是如何實現流程集成，研究人員正在積極探索。

除了以高精度製造薄膜和納米結構外，精度和加工效率也是相互抑制的因素。如何在新興應用中實現高精度的大批量製造，例如顯示面板、太陽能電池封裝等。

為滿足相應大面積製造上的精度和效率的要求，提出了連續空間隔離 ALD 方法，以原子精度實現納米級幅面上的快速製造，也是所見報道的國際上最快。實現了納米疊層膜的大幅面原子精度均勻沉積。

集成電路製造是微納製造的典型代表，隨着半導體製造工藝節點邁入近原子尺度，製造精度必須處於原子水平，以原子為基本構築「積木」單元，以自下而上的方式構築是一個長期的夢想，被認為是「納米製造領域的終極解決方案」。