此舉可有效減少芯片內部空間浪費。
三星電子晶圓代工推出全新溫度傳感器設計IP，一舉解決2納米等最尖端極微工藝的最大難題發熱問題與面積效率，以此構築差異化領先競爭力。根據ISSCC 2026發佈資料，三星電子開發出一項新技術，將原本置於芯片前端工藝（FEoL）的溫度傳感器移至後端布線層（BEoL），完全不佔用核心運算區域面積。業內預計，此舉可有效減少芯片內部空間浪費。
微縮工藝觸頂瓶頸，「後置布局」釋放空間
半導體工藝不斷微縮，芯片內部熱密度會急劇攀升。若熱量無法得到有效控制，漏電流將呈指數級增長，嚴重損害能效表現。此前，無晶圓廠半導體設計企業為監測溫度，均在芯片前端工藝（FEoL）區域內置溫度傳感器。但該方案存在致命缺陷：傳感器會擠占本應安放晶體管等核心運算器件的空間，而晶體管正是芯片的「大腦」。
一位IP行業人士表示：「工藝越先進，熱密度與漏電流增幅越大，因此溫度傳感器的精度與布局直接決定芯片整體性能。沿用傳統方案佔用FEoL區域，勢必浪費運算器件布局的黃金空間。」
為破解這一難題，業內長期研究利用芯片後端金屬布線層（BEoL）的「金屬電阻」打造溫度傳感器。但核心障礙在於檢測精度：通常採用後端布線層的方案，溫度檢測精度會低於前端傳感器；若強行提升精度，又會導致數據轉換速度變慢，陷入兩難困境。
三星此次推出的2納米溫度傳感器IP，成功突破這一技術壁壘，方案採用後端布線層，完全不佔用核心運算區域面積，同時大幅提升檢測精度、顯著縮短轉換時間。
密集「多點測溫」繪製芯片內部熱分佈圖
業內評價，該技術並非單純的工藝優化，更有望成為下一代芯片設計的核心解決方案。由於傳感器不佔用核心面積，可在芯片內部輕鬆密集布置數十、上百個傳感器。半導體行業人士稱：「基於金屬電阻的後置溫度傳感器，憑藉空間利用率與先進工藝穩定性，被視作下一代半導體設計的極具潛力技術。尤其適合多點測溫，可精準捕捉芯片各處溫度，實時繪製『熱分佈圖』。」
業內分析稱，該技術可無死角實時監測熱量集中的熱點區域，從而極為精準地避免因發熱導致的強制性能降頻。
能否成為Exynos的救星？
晶圓代工市場最大焦點，在於該技術能否落地應用。目前該技術在2納米工藝設計套件（PDK）中的集成程度尚未明確。但業內預計，三星電子將積極考慮將其應用於自研移動應用處理器（AP）Exynos等高性能芯片。
據悉，三星電子以今年量產為目標的Exynos 2700（Ulysses），設計推進相對順利。同時，三星電子正在研發下一代移動AP Exynos 2800，代號為Vanguard，目標年內完成流片。Exynos 2800將採用三星電子最先進的2納米工藝量產，具體將搭載第二代2納米工藝的改進版本SF2P+。三星電子原計劃從2027年起量產1.4納米工藝（SF1.4），但後來決定將重心轉向良率穩定與優化，而非激進推進工藝迭代，因此1.4納米量產計劃將推遲約兩年，轉而追加投資今年即將量產的SF2P改進版SF2P+。SF2P相比第一代2納米工藝（SF2）性能提升12%，功耗降低25%，芯片面積縮小8%。SF2P+在此基礎上，還將應用光學縮微（Optic Shrink）技術，通過光學技術優化按比例縮小半導體電路尺寸，整體減小芯片面積，有利於進一步提升性能與能效。
值得注意的是，即便Exynos系列完成性能升級，仍在先進工藝漏電流控制、能效優化上遭遇瓶頸。而後置溫度傳感器，有望為這一長期難題提供突破口。
IP行業人士表示：「採用後端金屬電阻方案製造同款系統級芯片（SoC），原本被傳感器佔用的前端面積，可全部用於運算器件或存儲單元。最終既能在同等性能下縮小芯片尺寸，也能在相同尺寸內集成更多功能，帶來顯著設計優勢。」
目前三星電子已將2nm工藝良率提升至最高60%以上。該工藝良率在去年下半年時還僅停留在20%區間。作為對比，台積電2nm工藝良率在60%~70%水平，半導體工藝良率的提升，不僅能夠降低製造成本，也能帶來更多新訂單機會。
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