過去，光刻機是延續摩爾定律的重要工具。EUV 光刻機是 7nm 時代的重大技術變革，EUV 是讓芯片突破7nm、5nm的關鍵工具。但隨着光刻機的演進，光刻機的更新速度正在減慢。那麼是否有其他的技術能夠在下一代光刻機出現之前延續摩爾定律呢？
近日，三星表示正計劃在2 nm代工工藝中使用背面供電網絡 (BSPDN) 技術。事實上，除了三星，英特爾和台積電都已經涉足這一技術，BSPDN也被產業視作可以讓芯片突破3nm的關鍵技術之一，除了晶圓代工廠半導體設備廠商也已經針對這一技術展開了布局。那麼，背面供電技術是什麼？將在摩爾定律中起到什麼作用？除了BSPDN技術，還有哪些技術會延續摩爾定律？
背面供電工藝是什麼？
背面供電是通過將供電網絡與邏輯 IC 中的信號金屬化方案分離，減輕線路後端的布線擁塞並提供電源性能優勢。BSPDN 試圖解決晶體管縮放中日益嚴重的電力輸送問題。電阻問題是電氣工程中的一個基本問題。電阻是材料抵抗電流強度的一種屬性。像銅這樣的材料的電阻從來都不是限制因素，但隨着銅線縮小，電阻開始呈指數級上升。
通過系統架構重新設計和 3D 集成技術實現的異構 3D-SOC 方法已被證明是提高系統性能的一種有吸引力的方法。通過利用底部晶圓的背面進行功率傳輸和/或信號路由，可以獲得額外的性能提升。當晶體管尺寸不能變得更小時，向上堆疊或許是延續摩爾定律的新路徑。連續的層會導致電壓降低，這會導致在電阻升高。目前產業採用的過渡解決方案是新的金屬層，例如鈷。鈷幫助這些電線保持足夠的電荷，以將信號和電力傳輸到晶體管工作，但是這種關係正在達到一個基本極限。這在某種程度上阻礙了製造更小的晶體管的能力。
半導體中的底層對於關鍵層（實際晶體管本身）的總體設計至關重要。但在正面製作這些巨大的堆棧會帶來更大的問題，這就是 BSPDN 發揮作用的地方。拆分信號層和電源層是一個技巧，可以比從幾何特徵的物理角度縮小更多地縮放晶體管尺寸，所以研究者們正在重組半導體結構的內部，通過將電源信號和信號線移除為僅一條信號線將為更多晶體管騰出空間。BSPDN 將通過將信號層放置在芯片的頂部而將電源層放置在芯片的底部來實現這一點。
BSPDN的優勢與挑戰
BSPDN的概念是在 2019 年被 IMEC 首次提出，IMEC的研究人員Dragomir Milojevic、Geert Van der Plas 和 Eric Beyne等人深入研究探討了迄今為止各種有前途的方法，他們在2021年 IEEE國際電子器件會議上發表的兩篇論文中介紹了3D-SoC設計和特定電路中背面互連的優勢。
與 FSPDN 相比， BSPDN 的性能提高了 44%，而電源效率提高了 30%。利用這些芯片的"空閑"背面進行信號路由或直接為『邏輯晶圓』中的晶體管供電。傳統上，信號網絡和電力傳輸都放在晶圓的正面，它們在複雜的後端（BEOL）互連方案中爭奪空間。在這些設計中，硅片的背面僅用作載體。
在當今的處理器中（左），信號和功率都從上方到達硅 （淺灰色）。BSPDN將分離這些功能，節省電力並為信號路徑騰出更多空間（右），來源：IEEE Spectrum
imec 與英國 Arm 合作，對背面供電方式進行了量化評估。Arm 通過仿真實驗顯示了在 CPU 設計中用 BSPDN 帶來的有益影響，該CPU是由IMEC開發的3nm工藝製作的。在此設計中，位於晶圓減薄的背面上的互連金屬通過位於埋入式電源軌（BPR）上的硅通孔（TSV）與晶圓正面的3nm晶體管相連接。Arm 的研究人員發現 BPR 本身可以構建一個比普通前端供電網絡效率高 40% 的電力網絡。
imec 與 Cadence 合作評估和優化了部分從背面布線的 SRAM 宏和邏輯電路設計。結果顯示，與正面布線相比，BSPDN在改善長互連信號布線的延遲和電源效率方面明顯更有利。對於SRAM宏，得到高達44%的性能提升和高達30%的電源效率提升。對於邏輯單元，BSPDN使速度提高了2.5倍，能效提高了60%。
雖然優勢明顯，但BSPDN要真正商用還有一定距離。真正的背面供電網絡的實現伴隨着額外的技術複雜性。需要一種專用的晶圓減薄工藝以及處理將器件晶圓背面電連接到正面的納米硅通孔 (n-TSV) 的能力。
多家半導體大廠開啟BSPDN研究
英特爾和台積電都宣布了將在 2nm 工藝中使用 BSPDN。英特爾和台積電的競爭力路線圖在很大程度上取決於 BSPDN 的實施，可以說英特爾的整個轉變都取決於這項技術。
英特爾將自家的BSPDN稱為Power Via，英特爾將通過Power Via技術和RibbonFET實現自己的2nm。這是 Pat Gelsinger 和英特爾對其架構的一次大膽嘗試。對於英特爾來說，這或許是在先進工藝上重新奪回領先的機遇。
相對於英特爾來說，台積電對BSPDN技術的應用更加保守。台積電選擇的 BSPDN 實現方法是一種低複雜度的埋入式電源軌，這種技術成功率比較高，因為可以在現有的工具上完成。
如果英特爾因為不能更早使用EUV 失去了對台積電的領先優勢，那麼台積電就可能會因為不採取積極的設計舉措來提高性能而失去其在晶體管密度方面的領先優勢。隨着三星的加入，三家在先進制程上競爭的代工廠全部加入了BSPDN的研究，這也意味着BSPDN 可能會成為一個巨大的拐點。
除了晶圓製造公司，他們上游的設備公司也在BSPDN領域展開了研究。應用材料公司與 BESI 合作推出的Die-to-Wafer 工具，Tokyo Electron 提供的一種新Wafer to Wafer工具。這些市場是巨大的增量增長驅動力，背面供電的布線的設備預計將以現在晶圓製造的設備3 倍的增長速度增長。
突破3nm，還有哪些關鍵技術？
先進制程經歷了從平面到 FinFET、到 GAA以及最終帶有 BSPDN 的 GAA 的轉變。英特爾、台積電、三星不約而同的選擇表明了想要突破2nm單獨在晶體管結構上創新是不夠的，摩爾定律將不再依賴完全於通過光刻機實現晶體管尺寸縮放。那麼是否還可以從哪一環節可以在更小的面積內讓芯片的效率變得更高呢？當製程進入3nm，縮放問題已經開始走向垂直，在這一過程中先進封裝開始扮演越來越重要的角色。
作為一種新技術BSPDN其實就是先進封裝趨勢的持續延伸。傳統上我們只在一側製造半導體，但現在我們已經開始使用混合鍵合將芯片鍵合在一起。工程師們意識到我們可以將電源層粘合到芯片的底部，從而節省空間並解決電阻問題。
無論是延續摩爾定律，還是超越摩爾定律，都離不開先進封裝技術，先進封裝有望成為撬動半導體產業繼續向前的重要槓桿。傳統的封裝技術通常指先將晶圓切割成單個芯片，再進行封裝的工藝形式，其包括雙排直立式封裝DIP與球格陣列封裝BGA，需要焊接線路。先進封裝包括倒裝、凸塊、晶圓級封裝、2.5D封裝、3D封裝等封裝技術，其技術並不需要用到線路焊接的方式。
先進封裝成為了台積電、英特爾以及三星三家代工廠新的發力點。在先進封裝技術上，台積電在 CoWoS和 InFO 系列封裝技術發力，以實現更好的性能、功率、外形和功能系統級集成。英特爾在先進封裝技術領域，擁有包括如 EMIB 和 Foveros，以幫助芯片設計企業整合不同的計算引擎和製程技術。今年 9 月舉行的英特爾 On 技術創新峰會上，帕特·基辛格介紹，英特爾代工服務將開創「系統級代工的時代」，英特爾也將提供封裝業務。三星推出了2.5D封裝技術I-Cube和3D封裝技術X-Cube，可基於TSV硅穿孔技術將不同芯片堆疊，目前已用於7nm及5nm工藝。
High-NA 將有助於解決分辨率錯誤，但對於2nm或更先進的節點來說，下一站將是製造過程中更先進的封裝類型創新。這是對半導體工藝的又一次長期技術考驗。三家最大晶圓廠的命運取決於先進封裝的策略，而不再是光刻的技術。當光刻機成為可控變量後，這些封裝的選擇是推動芯片製程前進的下一條重要因素。
先進封裝的重要性意味着後端封裝公司的重要性也日益增加。這也是設計技術協同優化（DTCO）成為產業熱門的因素之一。長電科技就表示要打造有競爭力的產品要做到產業鏈協同、多尺度協同設計、多物理場協同設計、設計與製程工藝協同。這反映了一個趨勢，即延續摩爾定律將需要是各個環節的參與者的共同努力。
